一种BLOCK RAM级联实现结构

摘要

本发明涉及一种BLOCK RAM级联实现结构，其包括一列BLOCK RAM；一列BLOCK RAM内相邻的两个BLOCK RAM间通过第二级ASIC级联逻辑布线结构使得所述两个BLOCK RAM间进行地址级联，以形成一个所需地址深度及数据宽度的BRAM COMB2级联结构，且BRAM COMB2级联结构内的两个BLOCK RAM均能进行独立访问。本发明通过ASIC技术实现专用的级联逻辑，支持全局级联或者局部级联，使得既满足用户的存储需求，又保留了可编程逻辑器件中BRAM级联的灵活性。保留支持非级联模式，此时可以与传统可编程逻辑器件级联模式兼容。这种实现结构能在不占用外围布线资源的情况下快速地实现较大地址深度和数据宽度的BRAM级联需求，由于该级联逻辑采用ASIC技术实现，提升了时序性能，节约了外围走线资源，提高了布通率。

主权项

一种BLOCK RAM级联实现结构，包括一列BLOCK RAM；其特征是：所述一列BLOCK RAM内相邻的两个BLOCK RAM间通过第二级ASIC级联逻辑布线结构使得所述两个BLOCK RAM间进行地址级联，以形成一个所需地址深度及数据宽度的BRAM COMB2级联结构，且BRAM COMB2级联结构内的两个BLOCK RAM均能进行独立访问；每个BLOCK RAM内包含两个SRAM18K单元，所述两个SRAM18K单元间通过第一级ASIC级联逻辑布线结构进行地址级联，以形成一个BLOCK RAM，BLOCK RAM内的每个SRAM18K单元均能进行独立访问；所述两个SRAM18K单元包括第一SRAM18K单元（100）及第二SRAM18K单元（101）；所述第一级ASIC级联逻辑布线结构包括第一选择器（102）、第二选择器（103）、第三选择器（104）、第四选择器（105）、第五选择器（106）及第六选择器（107）；第一选择器（102）的输入端与第一SRAM18K单元（100）的读数据信号端口及第二SRAM18K单元（101）的读数据信号端口连接，第二选择器（103）的输出端与第二SRAM18K单元（101）的工作时钟信号端口连接，第二选择器（103）的输入端用于接收第一SRAM18K单元（100）、第二SRAM18K单元（101）的工作时钟信号；第三选择器（104）的输出端与第二SRAM18K单元（101）的写数据信号端口连接，第三选择器（104）的输入端用于接收第一SRAM18K单元（100）、第二SRAM18K单元（101）的写数据信号；所述第四选择器（105）的输出端与第二SRAM18K单元（101）的读写地址信号端口连接，第四选择器（105）的输入端用于接收第一SRAM18K单元（100）、第二SRAM18K单元（101）的读写地址信号；第五选择器（106）的输出端与第二SRAM18K单元（101）的写使能信号端口连接，第五选择器（106）的输入端用于接收第一SRAM18K单元（100）、第二SRAM18K单元（101）的写使能信号；第六选择器（107）的输出端与第二SRAM18K单元（101）的访问片选信号端口连接，第六选择器（107）的输入端用于接收第一SRAM18K单元（100）、第二SRAM18K单元（101）的访问片选信号。