| 主权项 |
1.一种具有一第一存取模式与一第二存取模式的半导体记忆体装置,包含:一仲裁器,该仲裁器接收一个用于进入该第一存取模式的第一进入讯号和一个用于进入该第二存取模式的第二进入讯号,并且根据该第一与第二进入讯号之接收的顺序来决定该第一与第二存取模式的优先权,及根据该被决定的优先权来连续地产生一个对应于该第一进入讯号的第一模式触发讯号和一个对应于该第二进入讯号的第二模式触发讯号;及一连接到该仲裁器的讯号产生电路,该讯号产生电路系用于根据该第一模式触发讯号与该第二模式触发讯号中之至少一者来产生一个内部运作讯号,其中,当该仲裁器于一个在该第二存取模式之优先权业已被决定之后之预定的周期之内被供应有该第一进入讯号时,该仲裁器系比该第二存取模式优先地执行该第一存取模式。2.如申请专利范围第1项所述之半导体记忆体装置,其中,该仲裁器系根据该内部运作讯号来决定该第一进入讯号是否业已在该预定的周期之内被供应。3.如申请专利范围第2项所述之半导体记忆体装置,其中,该半导体记忆体装置包括数条字线,而且该内部运作讯号系被使用作为一个表示一预定之字线是否在该第二存取模式中被致能的决定讯号。4.如申请专利范围第2项所述之半导体记忆体装置,其中,该半导体记忆体装置包括数条字线,而且该内部运作讯号包括一个用于在该第二存取模式中致能一预定之字线的字-线致能讯号。5.如申请专利范围第4项所述之半导体记忆体装置,更包含一连接到该讯号产生电路的位址产生电路,该位址产生电路系用于根据该字-线致能讯号来产生一个要在该第二存取模式中使用的位址。6.如申请专利范围第5项所述之半导体记忆体装置,其中,该仲裁器系根据该第二进入讯号来产生一个表示该第二存取模式的状态讯号,而且该位址产生电路系根据该状态讯号与该字-线致能讯号来产生该位址。7.如申请专利范围第1项所述之半导体记忆体装置,其中,该仲裁器包括:一第一决定电路,该第一决定电路接收该第一进入讯号与该第二进入讯号并且系根据该第一与第二进入讯号之接收的顺序来决定该第一与第二存取模式的优先权,一连接到该第一决定电路的第二决定电路,该第二决定电路系用于决定该第一进入讯号是否业已在该预定的周期之内被供应,及一连接到该第一决定电路的模式触发产生电路,该模式触发产生电路系用于根据该被决定的优先权来产生该第一模式触发讯号,且其中,当该第一进入讯号系在该预定的周期之内被供应到该第二决定电路时,该模式触发产生电路产生该第一模式触发讯号。8.如申请专利范围第7项所述之半导体记忆体装置,其中,当该第一进入讯号系在该预定的周期之内被供应时,该第二决定电路产生一个用于停止该第二存取模式之执行的取消讯号。9.如申请专利范围第8项所述之半导体记忆体装置,其中,在产生该取消讯号之后,该第二决定电路系在该第一存取模式的执行之后再次产生该第二进入讯号俾执行该第二存取模式。10.如申请专利范围第1项所述之半导体记忆体装置,更包括一个用于产生一要被用于该第二存取模式之位址的位址产生电路,且其中,当该仲裁器决定该第一存取模式具有优先权时,该位址产生电路不产生该位址。11.如申请专利范围第1项所述之半导体记忆体装置,其中,该仲裁器包括一时序设定单元,该时序设定单元决定该第一进入讯号是否业已在该预定的周期之内被供应。12.如申请专利范围第1项所述之半导体记忆体装置,其中,该装置具有一个测试模式而且系进一步包含一个专有测试端,该测试模式的第二进入讯号系被供应到该专有测试端。13.如申请专利范围第12项所述之半导体记忆体装置,其中,该半导体记忆体装置包括数条字线,该内部运作讯号包括一个用于在该第二存取模式中致能一预定之字线的字-线致能讯号,及该讯号产生电路系根据一个测试讯号来抑制该字-线致能讯号的产生。14.如申请专利范围第12项所述之半导体记忆体装置,其中,在该测试模式中,该讯号产生电路接收该第一进入讯号并且产生该字-线致能讯号。15.如申请专利范围第1项所述之半导体记忆体装置,其中,该装置具有一个测试模式而且系进一步包含一个外部端,该测试模式的第二进入讯号系被供应到该外部端。16.如申请专利范围第1项所述之半导体记忆体装置,其中,该第一存取模式是为一个读取或写入运作模式而该第二存取模式是为一个自我恢复运作模式。17.如申请专利范围第1项所述之半导体记忆体装置,其中,该半导体记忆体装置包括数条字线,该内部运作讯号包括一个用于在该第二存取模式中致能一预定之字线的字-线致能讯号,及该预定的周期包含一个从该第二进入讯号在该第一进入讯号之致能之前被致能之一个点到该字-线致能讯号被致能之一个点的周期。18.一种具有一第一存取模式与一第二存取模式的半导体记忆体装置,包含:一仲裁器,该仲裁器接收一个用于进入该第一存取模式的第一进入讯号与一个用于进入该第二存取模式的第二进入讯号,并且系根据该第一与第二进入讯号之接收的顺序来决定该第一与第二存取模式的优先权,藉此,如果在一个于已接收该第二进入讯号之后之预定的时间之前接收该第一进入讯号的话,该仲裁器停止执行该第二存取模式并且执行该第一存取模式。19.如申请专利范围第18项所述之半导体记忆体装置,更包含一连接到该仲裁器的讯号产生电路,该讯号产生电路系用于根据一个对应于该第一进入讯号之第一模式触发讯号与一个对应于该第二进入讯号之第二模式触发讯号中之至少一者来产生一个内部运作讯号,且其中,该预定的时间是为一个该内部运作讯号被产生的时间。20.如申请专利范围第19项所述之半导体记忆体装置,其中,该半导体记忆体装置包含数条字线,而且该内部运作讯号包括一个用于在该第二存取模式中致能一预定之字线的字-线致能讯号。21.一种用于控制一具有第一存取模式与第二存取模式之半导体记忆体装置的方法,包含如下之步骤:根据一个用于进入该第一存取模式的第一进入讯号和一个用于进入该第二存取模式的第二进入讯号来决定该第一与第二存取模式的优先权;当该第二存取模式被决定具有优先权时执行该第二存取模式;侦测该第一进入讯号是否业已在一个于该第二存取模式之执行已被开始之后之预定的周期之内被供应;及当该第一进入讯号被侦测时比该第二存取模式优先地执行该第一存取模式。22.如申请专利范围第21项所述之方法,其中,执行该第一存取模式的该步骤包括停止该第二存取模式的执行。23.如申请专利范围第22项所述之方法,更包含在该第一存取模式之停止,及执行之后执行该第二存取模式的步骤。24.如申请专利范围第22项所述之方法,更包含如果该第二存取模式之执行的停止被执行的话,停止该半导体记忆体装置之第二存取模式之字线之位址之产生的步骤。25.如申请专利范围第21项所述之方法,其中,该第一存取模式是为一个由一外部单元所要求的读取或写入运作模式,而该第二存取模式是为一个用于把在该半导体记忆体装置内部之资料恢复的模式,而且该第一存取模式与该第二存取模式系彼此非同步地被执行。26.如申请专利范围第21项所述之方法,其中,该预定的周期包含一个从该第二存取模式之执行被开始的一个点到在该半导体记忆体装置中之一预定之字线系在该第二存取模式中被致能的一个点的周期。27.如申请专利范围第26项所述之方法,更包含在该第二存取模式中于该预定之字线被致能之后设定一个用于执行下一个第二存取模式之字线位址的步骤。28.如申请专利范围第21项所述之方法,其中,该预定的周期包含一个从该第二存取模式被执行的一个点到一用于致能在该半导体记忆体装置中之一预定之字线之字-线致能讯号系在该第二存取模式中被产生的一个点的周期。29.一种用于测试在一具有第一存取模式与第二存取模式之半导体记忆体装置中之存取时间的方法,包含如下之步骤:把一个用于进入该第二存取模式的第二进入讯号供应到该半导体记忆体装置并且执行该第二存取模式;在供应该第二进入讯号之后把一个用于进入该第一存取模式的第一进入讯号供应到该半导体记忆体装置;在该第二存取模式中根据该第一进入讯号来致能该半导体记忆体装置中之一预定的字线;在该第二存取模式被完成之后执行该第一存取模式;及测量一个从该第一进入讯号被供应的一个点到该第一存取模式被完成的一个点的周期。30.如申请专利范围第29项所述之方法,其中,该半导体记忆体装置具有一个执行一正常运作的正常模式及一个用于进行一测试的测试模式,更包含当该第二进入讯号被供应时从该正常模式切换到该测试模式的步骤。图式简单说明:第1图是为一种习知半导体记忆体装置之控制电路的示意方块电路图;第2和3图是为在第1图中之半导体记忆体装置的运作波形图;第4图是为本发明之第一实施例之半导体记忆体装置之控制电路的示意方块电路图;第5图是为在第4图中之控制电路的示意电路图;第6至8图是为在第4图中之半导体记忆体装置的运作波形图;第9图是为本发明之第二实施例之半导体记忆体装置之控制电路的示意方块电路图;第10图是为在第9图中之控制电路的示意电路图;第11图是为在第9图中之半导体记忆体装置的运作波形图;第12图是为本发明之第三实施例之半导体记忆体装置之控制电路的示意方块电路图;第13图是为在第12图中之控制电路的示意电路图;第14和15图是为在第12图中之半导体记忆体装置的运作波形图;第16图是为本发明之第四实施例之半导体记忆体装置的示意方块电路图;第17图是为在第16图中之半导体记忆体装置的示意电路图;第18图是为在第16图中之半导体记忆体装置的运作波形图;第19图是为在第16图中之半导体记忆体装置之另一模式切换电路的示意方块电路图;第20图是为本发明之第五实施例之半导体记忆体装置的示意方块电路图;及第21图是为在第20图中之半导体记忆体装置之计数时钟产生器的示意电路图。 |
