| 主权项 |
1.一种薄膜电晶体阵列,包括: 一基板,具有多数个画素区域; 多数个薄膜电晶体,分别配置于各该画素区域内, 且各该薄膜电晶体包括一闸极、一通道层、一源 极与一汲极,其中该通道层是配置于该源极、该汲 极与该闸极之间,且该汲极与该闸极之间具有一第 一重叠区域,以使得该汲极与该闸极之间形成一闸 极-汲极寄生电容(parasitic capacitance); 多数个画素电极,分别配置于各该画素区域内,其 中各该汲极是从对应之该通道层上沿一方向延伸 至对应之该画素电极下方,并电性连接至该画素电 极; 多数条共用配线,配置于该基板上,且该些共用配 线的部分区域是位于该些画素电极下方;以及 多数个辅助电极,分别配置于各该画素区域内之该 画素电极下方,且各该辅助电极是从对应之该共用 配线上方,沿该方向而延伸至该共用配线的一侧, 其中各该辅助电极与对应之该共用配线间具有一 第二重叠区域,且该些辅助电极是分别电性连接至 对应之该些画素电极其中之一,以使得各该辅助电 极与对应之该共用配线之间形成一储存电容( storage capacitance)。 2.如申请专利范围第1项所述之薄膜电晶体阵列,其 中在各该画素区域内,该共用配线具有一第一条状 图案以及一第二条状图案,且该第一条状图案之延 伸方向与该第二条状图案之延伸方向不同。 3.如申请专利范围第2项所述之薄膜电晶体阵列,其 中在各该画素区域内,该共用配线之该第一条状图 案是垂直该第二条状图案。 4.如申请专利范围第2项所述之薄膜电晶体阵列,其 中在各该画素区域内,该辅助电极是部分地位于该 第一条状图案及/或该第二条状图案上方。 5.如申请专利范围第1项所述之薄膜电晶体阵列,更 包括一绝缘层,配置于该些画素电极与该些辅助电 极、该些源极及该些汲极之间。 6.如申请专利范围第5项所述之薄膜电晶体阵列,其 中该绝缘层具有多数个第一接触窗开口,而该些画 素电极是分别填入该些第一接触窗开口而电性连 接至该些汲极与该些辅助电极。 7.一种薄膜电晶体阵列,包括: 一基板,具有多数个画素区域; 多数个薄膜电晶体,分别配置于各该画素区域内, 且各该薄膜电晶体包括一闸极、一通道层、一源 极与一汲极,其中该通道层是配置于该源极、该汲 极与该闸极之间,且该汲极与该闸极具有一第一重 叠区域,以使得该汲极与该闸极之间形成一闸极- 汲极寄生电容; 多数个画素电极,分别配置于各该画素区域内,其 中各该汲极是从对应之该通道层上沿一方向延伸 至对应之该画素电极下方,并电性连接至该画素电 极; 多数条共用配线,配置于该基板上,且该些共用配 线的部分区域是位于该些画素电极下方; 多数个连接导体层,分别配置于各该画素区域内而 位于该共用配线上方,且该些连接导体层是分别电 性连接至该些共用配线;以及 多数个辅助电极,分别配置于各该画素区域内之该 画素电极与该连接导体层下方,各该辅助电极是从 对应之该共用配线上方,沿该方向而延伸至该共用 配线的一侧,其中各该辅助电极与对应之该共用配 线间具有一第二重叠区域,且该些辅助电极是分别 电性连接至对应之该些画素电极其中之一,以使得 各该辅助电极与对应之该些共用配线其中之一间, 以及该些连接导体层与各该辅助电极之间分别形 成一储存电容。 8.如申请专利范围第7项所述之薄膜电晶体阵列,其 中在各该画素区域内,该共用配线具有一第一条状 图案以及一第二条状图案,且该第一条状图案之延 伸方向与该第二条状图案之延伸方向不同。 9.如申请专利范围第8项所述之薄膜电晶体阵列,其 中在各该画素区域内,该共用配线之该第一条状图 案是垂直该第二条状图案。 10.如申请专利范围第8项所述之薄膜电晶体阵列, 其中在各该画素区域内,该连接导体层位于该第一 条状图案及/或该第二条状图案上方。 11.如申请专利范围第7项所述之薄膜电晶体阵列, 更包括一绝缘层,配置于该些画素电极与该些辅助 电极、该些源极及该些汲极之间。 12.如申请专利范围第11项所述之薄膜电晶体阵列, 其中该绝缘层具有多数个第一接触窗开口,而该些 画素电极是分别填入该些第一接触窗开口而电性 连接至该些汲极与该些辅助电极。 13.如申请专利范围第12项所述之薄膜电晶体阵列, 更包括一闸绝缘层,配置于该些汲极、该些源极与 该些闸极,以及该些辅助电极与该些共用配线之间 。 14.如申请专利范围第13项所述之薄膜电晶体阵列, 其中该绝缘层更具有多数个第二接触窗开口,且该 些第二接触窗开口是贯穿该绝缘层与该闸绝缘层, 而该些连接导体层是分别填入该些第二接触窗开 口而电性连接至该些共用配线。 图式简单说明: 图1绘示为习知之薄膜电晶体阵列的俯视示意图。 图2绘示为习知一种薄膜电晶体液晶显示器之单一 画素的等效电路示意图。 图3绘示为习知另一种薄膜电晶体阵列的俯视示意 图。 图4绘示为本发明之第一实施例中薄膜电晶体阵列 的俯视示意图。 图5绘示为图4之薄膜电晶体阵列沿I-I'线的剖面示 意图。 图6绘示为本发明之第二实施例中薄膜电晶体阵列 的俯视示意图。 图7绘示为本发明之第三实施例中薄膜电晶体阵列 的俯视示意图。 图8绘示为图7之薄膜电晶体阵列沿II-II'线的剖面 示意图。 图9绘示为本发明之第四实施例中薄膜电晶体阵列 的俯视示意图。 |
