| 摘要 |
本发明提供一种半导体装置,此半导体装置之半导体基板第1主面上形成有复数沟部5a,于挟在沟部5a间的领域内,沿沟部的深度方向,由p型扩散领域2及n型扩散领域3,形成一pn结合。而该p形扩散领域2系由一方的沟部5a侧壁面,具备扩散p型掺质的掺杂浓度分布,n型扩散领域3即由另一方沟部5a侧壁面,具有扩散n型掺质的掺杂浓度分布。且于p型扩散领域2及n型扩散领域3的第2主面侧形成n﹢高浓度基板领域1。由沟部5a第l主面起算的深度Ld,系较由p型及n型扩散领域2、3第1之主面起算的深度Nd,于p型扩散领域2内的p型掺质,或于n型扩散领域3内的n型掺质制造时之扩散长度,形成为大于L以上深度。由此,可获得高耐压．低ON电阻的半导体装置。 |
| 主权项 |
1.一种半导体装置,系具备}具有相对的第1及第2主面,且设于上述第1主面的复数条沟部之第1导电型半导体基板,及形成于复数沟部中的相邻一方及另一方所挟住的上述半导体基板领域内的上述一方沟部侧壁面,由上述一方的沟部侧壁面,具有扩散第1导电型掺质的掺杂浓度分布,且具较上述半导体基板的第1导电型领域为低的掺杂浓度之第1导电型的第1掺杂领域,以及形成于上述一方及另一方所挟住的上述领域内的上述另一方沟部侧壁面,由上述另一方的沟部侧壁面,具有扩散第2导电型掺质的掺杂浓度分布,且与上述第1掺杂领域形成Pn结合之第2导电型的第2掺杂领域,而上述一方及另一方的沟部系,对上述第1主面杂持侧壁面的所定倾斜,具有由上述第1主面延伸到第1深度位置的第1延伸部,又上述第1及第2掺杂领域系,由上述深度第1位置向上述第1主面侧,形成较上述第1及第2导电型掺质于制造时的扩散长度为浅的扩散者。2.如申请专利范围第1项记载之半导体装置,该半导体装置系将上述一方及另一方的沟部连通于上述第1延伸部,由上述第1深度位置延伸至上述第2主面侧的第2深度位置,且另具与上述第1延伸部相异的上述侧壁面倾斜的第2延伸部者。3.如申请专利范围第1项记载之半导体装置,再具备;形成于上述第1及第2掺杂领域的上述第1主面侧,与上述第2掺杂领域成电气连接的第2导电型的第3掺杂领域,及挟住上述第3掺杂领域,与上述第1掺杂领域相对,且形成于上述第1主面及上述一方沟部侧面壁的任何地方的第1导电型之第4掺杂领域,以及于上述第1及第4掺杂领域挟住的上述第3掺杂领域,介由闸绝缘层具有相对的闸电极层者。4.如申请专利范围第3项记载之半导体装置,系于上述沟部内,形成上述闸电极层者。5.如申请专利范围第3项记载之半导体装置,其中于上述第1主面上,形成上述闸电极层者。6.如申请专利范围第1项记载之半导体装置,具有:形成于上述第1及第2掺杂领域的上述第1主面侧,与上述第2掺杂领域成电气连接的第2导电型的第3掺杂领域者。7.如申请专利范围第1项记载之半导体装置,系于上述第1掺杂领域,具有肖特基(schottky)连结的电极层者。8.如申请专利范围第1项记载之半导体装置,上述第1及第2导电型掺质于制造时的扩散长度,系较由上述一方或另一方沟部侧壁面,至上述第1及第2掺杂领域的Pn接合部为止的距离为长者。9.一种半导体装置的制造方法,系具备;具相对第1及第2的主面,在上述第2主面具第1导电型高浓度领域,且于上述高浓度领域的上述第1主面侧具有第1导电型低浓度领域的半导体基板之形成制程,及对上述第1主面维持侧壁面所定的倾斜,于上述半导体基板形成,由上述第1主面延伸至上述高浓度领域内的第1深度位置的第1延伸部的复数沟部的制程,及在复数的上述沟部中,于相邻一方及另一方沟部挟住的上述半导体基板领域内的上述一方沟部侧壁面斜向植入第1导电型掺质,在上述一方沟部侧壁面,形成较上述高浓度领域为低掺杂浓度的第1导电型的第1掺杂领域的制程,以及于上述一方及另一方的沟部挟住的上述半导体基板领域内之上述另一方沟部侧壁面斜向植入第2导电型掺质,以作为与上述第1掺杂领域构成Pn接合的上述另一方沟部侧壁面形成第2导电型的第2掺杂领域的制程,且将上述第1深度位置位于,由上述高浓度领域与上述低浓度领域之接合部,向上述第2主面侧,隔离于制造时,扩散上述第1及第2导电型掺质长度以上间隔的位置;而上述第1及第2导电型掺质系,上述高浓度领域与上述低浓度领域之接合部,向上述第2主面侧,以隔离上述第1及第2导电型掺质于制造时,扩散的长度以上间隔之深度位置的上述沟部侧壁面,直接射入的角度植入者。10.如申请专利范围第9项记载之半导体装置制造方法,系于该制造方法,增备;将复数个上述沟部连通于第1延伸部,于由第1深度位置延伸至上述第2主面侧的第2深度位置,形成具有与上述第1延伸部不同的上述侧壁面倾斜度第2延伸部者。11.如申请专利范围第9项记载之半导体装置制造方法,该制造方法又具备;上述第1及第2掺杂领域的上述第1主面侧,形成与上述第2掺杂领域成电气连接的第2导电型第3掺杂领域的制程,及挟持上述第3掺杂领域与上述第1掺杂领域相对的上述第1主面及上述一方沟部侧壁面的至少任何地方,形成第1导电型的第4掺杂领域的制程,以及在上述第1及第4掺杂领域所挟住的上述第3掺杂领域,介由闸绝缘层形相对的闸电极层之制程者。12.如申请专利范围第11项记载之半导体装置制造方法,系将上述闸电极层形成于上述沟部内者。13.如申请专利范围第11项记载之半导体装置制造方法,系将上述闸电极层形成于上述第1主面者。14.如申请专利范围第9项记载之半导体装置制造方法,该制造方法又包括:于上述第1及第2掺杂领域的上述第1主面侧,形成以电气连接上述第2掺杂领域的第2导电型第3掺杂领域的制程者。15.如申请专利范围第9项记载之半导体装置制造方法,该制造方法又包括:于上述第1掺杂领域形成肖特基(schottky)连结的电极层之制程者。第一图为表示本发明实施形态1的半导体装置构造的概略剖面图。第二图为表示本发明实施形态1的半导体装置构造方法的制程图。第三图为表示本发明实施形态2的半导体装置构造的概略剖面图。第四图为表示本发明实施形态2的半导体装置构造方法的制程图。第五图为表示本发明实施形态3的半导体装置制造方法的制程图。第六图为表示本发明实施形态7的半导体装置构造的概略剖面图。第七图为表示沿第六图Y-Y'线的净掺杂浓度的示意图。第八图为表示p型扩散领域及n型扩散领域的掺杂浓度的示意图。第九图为表示本发明实施形态7的半导体装置制造方法中的制程概略剖面图。第十图为表示本发明实施形态7的半导体装置构造方法中的制程概略剖面图。第十一图为表示本发明实施形态7的半导体装置制造方法中的制程概略剖面图。第十二图为表示本发明实施形态7的半导体装置构造方法中的制程概略剖面图。第十三图为表示本发明实施形态7的半导体装置制造方法中的制程概略剖面图。第十四图为表示本发明实施形态7的半导体装置制造方法中的制程概略剖面图。第十五图为表示本发明实施形态7的半导体装置制造方法中的制程概略剖面图。第十六图为表示本发明实施形态7的半导体装置构造方法中的制程概略剖面图。第十七图为表示本发明实施形态7的半导体装置构造方法中的制程概略剖面图。第十八图为表示本发明实施形态7的半导体装置制造方法中的制程概略剖面图。第十九图为表示本发明实施形态7的半导体装置构造方法中的制程概略剖面图。第二十图为表示本发明实施形态7的半导体装置制造方法中的制程概略剖面图。第二十一图为表示本发明实施形态7的半导体装置构造方法中的制程概略剖面图。第二十二图为表示本发明实施形态7的半导体装置构造方法中的制程概略剖面图。第二十三图沟部底部为锥状时的制程图。第二十四图为表示本发明实施形态7的半导体装置之沟部底部为锥状时的制程图。第二十五图说明对沟部侧壁植入掺质位置的说明图。第二十六图说明对沟部侧壁植入掺质位置的说明图。第二十七图为表示本发明实施形态8的半导体装置构造的概略斜视图。第二十八图为表示本发明实施形态8的半导体装置制造方法的制程图。第二十九图为表示本发明实施形态8的半导体装置之沟部底部为锥状时的概略斜视图。第三十图为表示本发明实施形态9的半导体装置构造的概略剖面图。第三十一图为表示本发明实施形态9的半导体装置之沟部底部为锥状时的概略剖面图。第三十二图为表示本发明实施形态10的半导体装置构造的概略剖面图。第三十三图为表示本发明实施形态10的半导体装置制造方法中的制程概略剖面图。第三十四图为表示本发明实施形态10的半导体装置制造方法中的制程概略剖面图。第三十五图为表示本发明实施形态10的半导体装置制造方法中的制程概略剖面图。第三十六图为表示本发明实施形态10的半导体装置制造方法中的制程概略剖面图。第三十七图为表示本发明实施形态10的半导体装置沟部底部为锥状时的概略斜视图。第三十八图为表示申请人提案的MOSFET构造的概略剖面图。第三十九图为表示第三十八图所示MOSFET制造方法中的制程概略剖面图。第四十图为表示第三十八图所示MOSFET制造方法中的制程概略剖面图。第四十一图为表示第三十八图所示MOSFET制造方法中的制程概略剖面图。第四十二图为表示第三十八图所示MOSFET制造方法中的制程概略剖面图。第四十三图为表示第三十八图所示MOSFET制造方法中的制程概略剖面图。第四十四图为表示在与希望植入掺质之沟部侧壁反向侧壁,植入掺质状态时的概略剖面图。第四十五图为表示第四十四图S领域的扩大图。 |
