| 摘要 |
반도체 기판(12) 위에 게이트 재료의 제1층(18)을 형성하는 단계와, 제1층 위에 하드 마스크 층(20)을 형성하는 단계와, 개구(22)를 형성하는 단계와, 하드 마스크 층 위에 및 개구 내에 전하 저장층(24)을 형성하는 단계와, 전하 저장층 위에 게이트 재료의 제2층(26)을 형성하는 단계와, 하드 마스크 층 위에 놓여 있는 전하 저장층의 일부분과 제2층의 일부분을 제거하는 단계와 - 제2층의 제2 부분이 개구 내에 남아 있음-, 제2 부분 위에 및 하드 마스크 층 위에 패터닝된 마스킹 층(28, 30, 32)을 형성하는 단계와 - 패터닝된 마스킹 층은 제1 비트셀, 제2 비트셀을 정의함 -, 패터닝된 마스킹 층을 이용하여 제1 비트셀 및 제2 비트셀을 형성하는 단계 - 제1 비트셀 및 제2 비트셀의 각각은 제1층으로 만들어진 선택 게이트(38, 40) 및 제2층으로 만들어진 제어 게이트(34, 36)를 포함함 - 를 포함하는 방법이 제공된다. |
