| 主权项 |
1.一种内插电路,输入第一信号及第二信号,产生相位和按照预设之内分比分割该第一信号及第二信号之相位差所得値相对应的输出信号并予输出,其特征为包含:第一开关元件,插入和输出该输出信号之输出端子连接之节点与第一电源之间;当该第一信号及该第二信号均为第一逻辑値时将该第一开关元件设为导通状态的装置;第一串联电路,以串联形态连接第一电流源和当该第一信号是第二逻辑値时变成导通状态之第二开关元件;及第二串联电路,以串联形态连接第二电流源和当该第二信号是第二逻辑値时变成导通状态之第三开关元件;更包含:波形合成部,该第一串联电路和该第二串联电路彼此以并联形态连接于和该输出端子连接之节点和第二电源之间;及偏压控制部,将各自流向该波形合成部之该第一电流源和该第二电流源之电流値设为和该内分比对应之値。2.一种内插电路,输入第一信号及第二信号,产生相位和按照输入之控制信号所设定之内分比分割该第一信号及第二信号之相位差所得値相对应之输出信号并予输出,其特征为包含:第一开关元件,插入和输出该输出信号之输出端子连接之节点与第一电源之间;当该第一信号及该第二信号均为第一逻辑値时将该第一开关元件设为导通状态的装置;第一串联电路,以串联形态连接第一电流源和当该第一信号是第二逻辑値时变成导通状态之第二开关元件;及第二串联电路,以串联形态连接第二电流源和当该第二信号是第二逻辑値时变成导通状态之第三开关元件;更包含:波形合成部,该第一串联电路和该第二串联电路彼此以并联形态连接于和该输出端子连接之节点和第二电源之间;及偏压控制部,包含:一电流产生装置,产生电流値之比和该内分比对应之第一电流和第二电流;及一控制装置,用以控制使与该第一电流和该第二电流之电流値对应之电流各自流向该波形合成部之该第一电流源和该第二电流源。3.一种内插电路,输入第一信号及第二信号,以产生相位和按照输入之控制信号所设定之内分比分割该第一信号及第二信号之相位差所得値对应之输出信号并予输出,其特征为包含:第一开关元件,插入和输出该输出信号之输出端子连接之节点之充电路径;及当该第一信号及该第二信号均为第一逻辑値时,使该第一开关元件成为导通状态,且将和该输出端子连接之节点充电的装置;并包含:第一放电路径和第二放电路径,和该第一信号及该第二信号之各信号对应的设置,与和该输出端子连接之节点连接;在该第一放电路径以串联形态插入第一电流源和依照该第一信号控制开闭之第二开关元件;在该第二放电路径以串联形态插入第二电流源和依照该第二信号控制开闭之第三开关元件;更包含:波形合成部,当该第一信号及该第二信号之至少一个为第二逻辑値时,该第二开关元件及该第三开关元件之至少一个变成导通,将和该输出端子连接之节点放电;及偏压控制部,用以控制该波形合成部之该第一电流源和该第二电流源之偏压,具有:一电流产生装置,依照该控制信号,控制在2组电流路径所插入之开关的开闭,产生电流値之比和该内分比相对应之第一电流和第二电流;及一控制装置,用以控制使与该第一电流和该第二电流之电流値相对应之电流各自流向该波形合成部之该第一电流源和该第二电流源。4.一种内插电路,输入第一信号及第二信号,产生相位和按照输入之控制信号所设定之内分比分割该第一信号及第二信号之相位差所得値相对应之输出信号并予输出,其特征为包含:逻辑电路,输入该第一信号及该第二信号,而输出该第一信号及该第二信号之既定之逻辑运算结果;第一开关元件,插入至和输出该输出信号之输出端子连接之节点与第一电源之间,该逻辑电路之输出信号由控制端子输入而控制其开闭;第一串联电路,以串联形态连接第一电流源和第二开关元件,该第二开关元件于其控制端子输入该第一信号以控制其开闭;及第二串联电路,以串联形态连接第二电流源和第三开关元件,该第三开关元件于其控制端子输入该第二信号以控制其开闭;更包含:波形合成部,由该第一串联电路和该第二串联电路以并联形态连连接于和该输出端子连接之节点和第二电源之间而构成;及偏压控制部,用以控制该波形合成部之该第一电流源和该第二电流源之偏压,具有:一电流产生装置,依照该控制信号,控制在2组电流路径所插入之开关的开闭,产生电流値之比和该内分比相对应之第一电流和第二电流;及一控制装置,用以控制使与该第一电流和该第二电流之电流値相对应之电流各自流向该波形合成部之该第一电流源和该第二电流源。5.如申请专利范围第4项之内插电路,其中包含:第一预充电电路,用以对该第一电流源和该第二开关元件之连接点节点施以预备放电或预备充电;及第二预充电电路,用以对该第二电流源和该第三开关元件之连接点节点施以预备放电或预备充电。6.如申请专利范围第5项之内插电路,其中:该第一预充电电路由第四开关元件构成,该第四开关元件插入该第一电源和该第一电流源与该第二开关元件之连接点节点之间,于其控制端子输入该逻辑电路之输出以控制其开闭;该第二预充电电路由第五开关元件构成,该第五开关元件插入该第一电源和该第二电流源与该第三开关元件之连接点节点之间,于其控制端子输入该逻辑电路之输出以控制其开闭。7.如申请专利范围第2至4项中任一项之内插电路,其中:该偏压控制部包含包含多组电路,各该电路由一个定电流源及开关元件对所构成,而该开关元件对包含:一开关元件,于其控制端子输入控制信号以使其开闭;和另一个开关元件,于其控制端子输入该控制信号之反相信号以使其开闭;该两开关元件的一端共通连接于该定电流源;更包含一控制装置、其施行如下之控制;令该多组电路之开关元件对中之于其控制端子输入该控制信号之一群开关元件所流过之总电流为第一电流値,控制使和该第一电流値相等之电流値流向该波形合成部之该第一电流源;令于其控制端子输入该控制信号之反相信号之另外一群开关元件之总电流为第二电流値,控制使和该第二电流値相等之电流値流向该波形合成部之该第二电流源。8.如申请专利范围第7项之内插电路,其中,在该偏压控制部中,该多组电路之该定电流源之电流値设为对该多组电路之各电路加权之値。9.如申请专利范围第7项之内插电路,其中:流向该多组电路之开关元件对中之于其控制端子输入该控制信号之该一群开关元件之总电流,流入到二极体连接之第一电晶体;该第一电晶体之控制端子和构成该波形合成部之该第一电流源之电晶体之控制端子相连接;流向于其控制端子输入该控制信号之反相信号之另外一群开关元件之总电流,流入到二极体连接之第二电晶体;该第二电晶体之控制端子和构成该波形合成部之该第二电流源之电晶体之控制端子相连接。10.如申请专利范围第7项之内插电路,其中,该偏压控制部输入降低电力之控制信号,当该降低电力之控制信号变成有源(active)而成准备状态时,该偏压控制部之该定电流源之电流路径变成不导通,如此而构成。11.如申请专利范围第10项之内插电路,其中,包含于该降低电力之控制信号变成有源而成准备状态时,将既定之偏压供给至该波形合成部之该第一电流源和该第二电流源的装置。12.一种内插电路,自第一输入端子和第二输入端子输入第一信号及第二信号,产生和按照自控制信号输入端子输入之控制信号所设定之内分比分割该第一信号及第二信号之相位差所得之値相对应之相位的输出信号,并将该输出信号自输出端子予以输出,其特征为:包含:逻辑电路,输入该第一信号及该第二信号,而输出该第一信号及该第二信号之既定之逻辑运算结果;第一电晶体,插入和该输出端子连接之节点与第一电源之间,于其控制端子输入该逻辑电路之输出信号以控制其开闭;第一串联电路,以串联形态连接第一电流源电晶体和于其控制端子输入该第一信号以控制其开闭之第二电晶体而成;及第二串联电路,以串联形态连接第二电流源电晶体和于其控制端子输入该第二信号以控制其开闭之第三电晶体而成;更包含:波形合成部,该第一串联电路和该第二串联电路以彼此并联形态连连接于该节点和第二电源之间;及偏压控制部,依照规定该内分比之比率之控制信号,控制使按照该内分比之电流値各自流向该波形合成部之该第一电流源和该第二电流源;该偏压控制部备有多组电路,各组电路包含:定电流源电晶体,和该第一电源连接;第一开关电晶体,连接于该定电流源电晶体和与该第一定电流源电晶体之控制端子连接之第一节点之间,于其控制端子输入规定该内分比之控制信号以使其开闭;以及第二开关电晶体,连接于该定电流源电晶体和与该第二定电流源电晶体之控制端子连接之第二节点之间,于其控制端子输入规定该内分比之控制信号之反相信号以使其开闭;该多组电路之该第一开关电晶体群和该第一节点之连接点与二极体连接之第四电晶体连接,二极体连接之该第四电晶体之控制端子共通连接于该第一定电流源电晶体之控制端子;该多组电路之该第二开关电晶体群和该第二节点之连接点与二极体连接之第五电晶体连接,二极体连接之该第五电晶体共通连接于该第二定电流源电晶体之控制端子。13.如申请专利范围第12项之内插电路,其中:该偏压控制部输入降低电力之控制信号,当该降低电力之控制信号变成有源而成准备状态时,该多组电路之各电路中之和该第一电源连接之定电流源电晶体设为不导通;二极体连接之该第四、第五电晶体和第二电源间之电流路径也变成不导通状态;包含一种装置,供给该波形合成部之该第一定电流源电晶体和该第二定电流源电晶体既定之偏压。14.一种延迟锁定回路,包含:延迟电路,输入基准信号后令延迟,自多个分接头输出延迟时间各自不同之信号;第一多工器和第二多工器,选择该延迟电路之第奇数个分接头之一和该延迟电路之第偶数个分接头之一后,自所选择之各分接头各自输出奇相位之信号和偶相位之信号;微调延迟电路,将自该第一多工器和该第二多工器各自输出之奇相位之信号和偶相位之信号作为第一信号及第二信号输入,而输出将延迟时间微调后之信号;相位侦测器,输入该微调延迟电路之输出信号和该基准信号,并侦测这些信号之相位差;及计数器,依照该相位侦测器之输出令计数値可变;该第一多工器和该第二多工器依照该计数器之输出各自选择该延迟电路之第偶数个分接头和该延迟电路之第奇数个分接头;其特征为:该微调延迟电路系由如申请专利范围第1至12项中任一项之内插电路构成。15.一种延迟锁定回路,包含:输入用缓冲器,用以将输入信号输入;延迟电路,输入该输入用缓冲器之输出令其延迟,自多个分接头输出延迟时间各自不同之信号;第一多工器和第二多工器,选择该延迟电路之第奇数个分接头之一和该延迟电路之第偶数个分接头之一后,自所选择之各分接头各自输出奇相位之信号和偶相位之信号;微调延迟电路,将自该第一多工器和该第二多工器各自输出之奇相位之信号和偶相位之信号作为第一信号及第二信号输入后,输出将延迟时间微调后之信号;第三多工器,将该微调延迟电路之输出作为切换信号,选择所输入之资料后输出;输出用缓冲器,输入该第三多工器之输出后作为输出资料输出;第四多工器,输入该微调延迟电路之输出,其延迟时间和该第三多工器之延迟时间等价;虚拟之第一缓冲器,输入该第四多工器之输出,其延迟时间和该输出用缓冲器之延迟时间等价;虚拟之第二缓冲器,输入该第一缓冲器之输出,其延迟时间和该输入用缓冲器之延迟时间等价;相位侦测器,输入该第二缓冲器之输出信号和该输入用缓冲器之输出信号后,侦测这些信号之相位差;及计数器,依照该相位侦测器之输出令计数値可变;该第一多工器和该第二多工器依照该计数器之输出各自选择该延迟电路之第偶数个分接头和该延迟电路之第奇数个分接头;该微调延迟电路由如申请专利范围第1至12项中任一项之内插电路构成。16.如申请专利范围第14或15项之延迟锁定回路,其中,包含令该计数器之向上计数、向下计数之步级为可变的装置。17.如申请专利范围第14或15项之延迟锁定回路,其中,该内插电路将自该计数器输出之既定位元之计数値作为控制内分比之控制信号输入,依照该控制信号,输出和将该第一信号与该第二信号之相位差内分而得之相位相对应之信号。18.如申请专利范围第14或15项之延迟锁定回路,其中,在该第一多工器及该第二多工器,用以切换该延迟电路之分接头之控制信号之码系由格雷码构成。19.如申请专利范围第14或15项之延迟锁定回路,其中,该计数器输出格雷码作为计数値。20.如申请专利范围第14或15项之延迟锁定回路,其中:该延迟电路由多段粗调延迟电路构成;包含:第一段之多个多工器,选择该第奇数个、第偶数个分接头之该第一及第二多工器,各自输入多个该粗调延迟电路之输出信号,依照选择信号选择其中一个;及第二段之多工器,选择该第一段之多个该多工器之输出之一;自该第二段之多工器输出之奇相位、偶相位之信号被输入到构成微调延迟电路之该内插电路。图式简单说明:图1系表示本发明之实施例1之构造图。图2系表示本发明之实施例2之构造图。图3系表示本发明之实施例3之构造图。图4系表示本发明之实施例4之构造图。图5系用以说明本发明之实施例之DLL电路之动作之图。图6系表示本发明之一实施例之粗调延迟电路(CDL)、多工器(MUX)以及微调延迟电路(FDL)之连接构造图。图7系表示本发明之一实施例之粗调延迟电路(CDL)之构造图。图8系表示本发明之一实施例之多工器(MUX)之构造图。图9(a)系用以说明格雷码之图,(b)系表示格雷码产生电路例之图。图10(a)系用以说明在二进位码发生狭脉冲之图,(b)系表示依据二进位码产生分接头切换信号之电路之构造图。图11系用以说明本发明之一实施例之内插电路特性图。图12系表示以往之内插电路之构造(特开2001-56723号公报)图。图13系用以说明使用挪移暂存器之构造之锁定动作之图。图14系表示以往之内插电路之别的构造(特开2001-56723号公报)图。图15系表示使用挪移暂存器之时钟延迟电路之构造图。 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