| 主权项 |
1.一种静态记忆元件,包括:一第一反相器,有一耦接至一左位元节点的输入,以及一耦接至一右位元节点的输出;一第二反相器,有一耦接至一右位元节点的输入,以及一耦接至一左位元节点的输出;一第一完全空乏绝缘层上半导体电晶体,有一耦接至一左位元节点的汲极;以及一第二完全空乏绝缘层上半导体电晶体,有一耦接至一右位元节点的汲极。2.如申请专利范围第1项所述之静态记忆元件,更包括:一对互补的位元线,包括一左位元线以及一右位元线,其中左位元线耦接至该第一完全空乏绝缘层上半导体电晶体的源极,且右位元线耦接至该第二完全空乏绝缘层上半导体电晶体的源极;以及一字元线,该字元线耦接至该第一完全空乏绝缘层上半导体电晶体的闸极以及该第二完全空乏绝缘层上半导体电晶体的闸极。3.如申请专利范围第1项所述之静态记忆元件,其中该第一与第二反相器皆包括:一部分空乏n通道下拉电晶体;以及一p通道上拉电晶体,与该n通道下拉电晶体串联耦接。4.如申请专利范围第3项所述之静态记忆元件,其中该p通道上拉电晶体包括一部份空乏p通道上拉电晶体。5.如申请专利范围第3项所述之静态记忆元件,其中该部份空乏绝缘层上半导体电晶体有一空乏宽度与基底厚度,该空乏区宽度比基底厚度要小。6.如申请专利范围第5项所述之静态记忆元件,其中空乏区宽度定义为:7.如申请专利范围第1项所述之静态记忆元件,其中该第一与第二完全空乏绝缘层上半导体电晶体包括绝缘矽电晶体。8.如申请专利范围第7项所述之静态记忆元件,其中该第一与第二完全空乏绝缘层上半导体电晶体各具有一空乏宽度及基底厚度,该宽乏宽度比基底厚度要宽。9.如申请专利范围第8项所述之静态记忆元件,其中该空乏宽度定义为:10.如申请专利范围第8项所述之静态记忆元件,其中该空乏宽度定义为:11.如申请专利范围第1项所述之静态记忆元件,其中该第一与第二完全空乏绝缘层上半导体电晶体包括多重闸电晶体。12.如申请专利范围第1项所述之静态记忆元件,其中该第一与第二完全空乏绝缘层上半导体电晶体包括n通道电晶体。13.如申请专利范围第12项所述之静态记忆元件,其中该第一与第二完全空乏绝缘层上半导体电晶体包括具有通道宽度为50奈米或较50奈米小之n通道电晶体。14.如申请专利范围第1项所述之静态记忆元件,其中该第一与第二完全空乏绝缘层上半导体电晶体包括p通道电晶体。15.如申请专利范围第14项所述之静态记忆元件,其中该第一与第二完全空乏绝缘层上半导体电晶体包括具有通道宽度为60奈米或较60奈米小之p通道电晶体。16.如申请专利范围第1项所述之静态记忆元件,其中该第一与第二完全空乏绝缘层上半导体电晶体各有一为100奈米或较100奈米小之闸极长度。17.如申请专利范围第1项所述之静态记忆元件,其中该第一与第二反相器各包含一串联耦接至一p通道上拉电晶体的n通道下拉电晶体,且其中该第一与第二完全空乏绝缘层上半导体电晶体有一电导値,该电导値小于该n通道下拉电晶体之电导。18.如申请专利范围第1项所述之静态记忆元件,其中该第一与第二完全空乏绝缘层上半导体电晶体各包括:一垂直半导体鳍,该垂直半导体鳍形成于一绝缘层上,该鳍有一上表面以及两侧壁表面,该绝缘层位于一基板上;一闸极介电层,该闸极介电层覆盖于该半导体鳍上;一闸极电极,该闸极电极包覆于该半导体鳍的该上表面与该两侧壁表面,且位于闸极介电层之上;以及一源极与汲极区域,位于该半导体鳍内,且在闸极电极之两侧。19.如申请专利范围第18项所述之静态记忆元件,其中该绝缘层包括矽氧化合物、矽氧氮化合物、或矽氮化合物抑或其组合。20.如申请专利范围第18项所述之静态记忆元件,其中该绝缘层有一厚度,介于20埃至1000埃之范围内。21.如申请专利范围第18项所述之静态记忆元件,其中该闸极介电层包括矽氧化合物、矽氧氮化合物、矽氮化合物抑或其组合。22.如申请专利范围第18项所述之静态记忆元件,其中该介电层包括一高介电系数材质,选自镧氧化合物、铝氧化合物、铪氧化合物、铪氮氧化合物、锆氧化合物及其组合所组成之群组。23.如申请专利范围第18项所述之静态记忆元件,其中该闸极介电层包括一高介电常数材质,其相对介电系数至少为5。24.如申请专利范围第18项所述之静态记忆元件,其中该闸极介电层有一厚度,介于3埃至100埃之中。25.如申请专利范围第18项所述之静态记忆元件,其中该闸极介电层位于该鳍之上表面的厚度异于位于该鳍之侧壁表面上之该闸极介电层的厚度。26.如申请专利范围第25项所述之静态记忆元件,其中该闲极介电层位于该鳍之上表面的厚度比位于该鳍之侧壁表面之该闸极介电层的厚度要薄。27.如申请专利范围第18项所述之静态记忆元件,其中该闸极介电层位于该半导体鳍之上表面的厚度小于20埃。28.如申请专利范围第18项所述之静态记忆元件,其中该闸极电极系以一材质形成,该材质选自由一复晶矽、一复晶矽锗、一金属、一金属氮化物及一金属矽化物与其组合所组成之群组。29.如申请专利范围第1项所述之静态记忆元件,其中该第一与第二完全空乏绝缘层上半导体电晶体各有一带有应变的通道区。30.如申请专利范围第1项所述之静态记忆元件,其中该第一与第二反相器各包含一部份空乏绝缘层上半导体电晶体,且有一带有应变的通道区。31.一记忆阵列,该阵列包括:复数条互补式对偶位元线,每一对偶线包括一左位元线以及一右位元线;复数条字元线;复数个静态随机存取记忆元,排列成n乘以m的矩阵之该复数个静态随机存取记忆元组成该记忆阵列,其中n与m皆为大于1的整数,每一静态随机存取记忆元包括:一第一反相器,包含一p通道绝缘层上半导体上拉电晶体以及一n通道绝缘层上半导体下拉电晶体;该p通道绝缘层上半导体上拉电晶体具有一耦接至一参考电压节点的汲极以及一耦接至该右位元节点的源极,而该n通道绝缘层上半导体下拉电晶体具有一耦接至一接地节点的汲极以及一耦接至该左位元节点的源极;一第二反相器,包含一p通道绝缘层上半导体上拉电晶体以及一n通道绝缘层上半导体下拉电晶体;该p通道绝缘层上半导体上拉电晶体具有一耦接至一参考电压节点的汲极以及一耦接至该左位元节点的源极,而该n通道绝缘层上半导体下拉电晶体具有一耦接至一接地节点的汲极以及一耦接至该右位元节点的源极;一第一完全空乏绝缘层上半导体电晶体,有一耦接至一左位元节点的汲极,一耦接至该等对偶位元线之一者的左位元线的源极,以及一耦接至字元线之一的闸极;以及一第二完全空乏绝缘层上半导体电晶体,有一耦接至一右位元节点的汲极,一耦接至该等对偶位元线之一者的右位元线的源极,以及一耦接至字元线之一的闸极。32.如申请专利范围第31项所述之记忆阵列,其中每一n通道下拉电晶体包括一部份空乏绝缘层上半导体n通道电晶体。33.如申请专利范围第31项所述之记忆阵列,其中该第一与第二完全空乏绝缘层上半导体电晶体包括多重闸电晶体。34.如申请专利范围第31项所述之记忆阵列,其中该第一与第二完全空乏绝缘层上半导体电晶体包括n通道电晶体。35.如申请专利范围第34项所述之记忆阵列,其中每一n通道电晶体有一宽度为50奈米或较50奈米小之n通道电晶体。36.如申请专利范围第31项所述之记忆阵列,其中该第一与第二完全空乏绝缘层上半导体电晶体各有一为100奈米或较100奈米小之闸极长度。37.如申请专利范围第31项所述之记忆阵列,其中该第一与第二完全空乏绝缘层上半导体电晶体皆有一电导値,该电导値小于该n通道下拉电晶体之电导。38.如申请专利范围第31项所述之记忆阵列,其中该第一与第二完全空乏绝缘层上半导体电晶体各包括:一垂直半导体鳍,该垂直半导体鳍形成于一绝缘层上,该鳍有一上表面以及两侧壁表面,该绝缘层位于一基板上;一闸极介电层,该闸极介电层位于该半导体鳍上;一闸极电极,该闸极电极包覆位于该上表面与该两侧壁表面的该半导体鳍,且位于闸极介电层之上;以及源极与汲极区域,位于该半导体鳍内,且在闸极电极之两侧。39.如申请专利范围第38项所述之记忆阵列,其中该闸极介电层包括一高介电系数材质,选自镧氧化合物、铝氧化合物、铪氧化合物、铪氮氧化合物、锆氧化合物及其组合所组成之群组。40.如申请专利范围第31项所述之记忆阵列,其中该第一与第二完全空乏绝缘层上半导体电晶体各有一带有应变的通道区。41.如申请专利范围第40项所述之记忆阵列,其中该n通道下拉与p通道上拉电晶体皆有一带有应变的通道区。42.一种互补式金氧半静态随机存取记忆元,包括:一对p通道完全空乏电晶体,每一p通道完全空乏电晶体有一连接至一电位的共源极以及一连接至另一p通道完全空乏电晶体之汲极的闸极;一对n通道部份空乏电晶体,每一n通道部份空乏电晶体有一汲极,连接至该对p通道完全空乏电晶体之各别p通道完全空乏电晶体的汲极;一接地的共源极;以及一闸极,连接至该对p通道完全空乏电晶体之另一p通道完全空乏电晶体之汲极;一对n通道通闸电晶体分别有汲极,可连接至一连结,该连结连接该对n通道部份空乏电晶体之该n通道部份空乏电晶体的汲极与该对p通道完全空乏电晶体之该p通道完全空乏电晶体的汲极;互补式位元线,每一位元线分别连接至该对n通道通闸电晶体之该n通道通闸电晶体的该源极;以及一字元线,连接至该等n通道通闸电晶体的该等闸极。43.如申请专利范围第42项所述之互补式金氧半静态随机存取记忆元,其中该对n通道通闸电晶体皆为完全空乏电晶体。44.如申请专利范围第42项所述之互补式金氧半静态随机存取记忆元,其中该对p通道完全空乏绝缘层上半导体电晶体皆为绝缘矽电晶体。45.如申请专利范围第42项所述之互补式金氧半静态随机存取记忆元,其中该对p通道完全空乏绝缘层上半导体电晶体皆为多重闸电晶体。46.一种形成互补式金氧半静态随机存取记忆元的方法,该方法包括:提供一绝缘矽基板,该基板包括位于一绝缘层上的一矽层;于该矽层中定义至少一主动区;于该主动区形成一闸极介电层;形成位于该闸极介电层上之复数个闸极电极;以及形成源极与汲极区,该等源极与汲极区相邻于该复数个闸极电极以形成一完全空乏电晶体与一部份空乏电晶体。47.如申请专利范围第46项所述之形成互补式金氧半静态随机存取记忆元的方法,其中该完全空乏电晶体为一静态随机存取记忆元的通闸电晶体。48.如申请专利范围第46项所述之形成互补式金氧半静态随机存取记忆元的方法,其中该部份空乏电晶体为一静态随机存取记忆元的下拉或上拉电晶体。49.如申请专利范围第46项所述之形成互补式金氧半静态随机存取记忆元的方法,更包括形成一高应力膜,该高应力膜覆盖至少一该完全空乏电晶体或该部份空乏电晶体的闸极、源极与汲极。50.如申请专利范围第49项所述之形成互补式金氧半静态随机存取记忆元的方法,其中该高应力膜系与该主动区之一侧壁表面接触。51.如申请专利范围第46项所述之形成互补式金氧半静态随机存取记忆元的方法,且更包括于形成该闸极电极后,形成源/汲极延伸区域。52.如申请专利范围第50项所述之形成互补式金氧半静态随机存取记忆元的方法,且更包括于形成源/汲极延伸区域后,形成超环冕区。53.如申请专利范围第52项所述之形成互补式金氧半静态随机存取记忆元的方法,其中该超环冕区系以离子布植形成。54.如申请专利范围第53项所述之形成互补式金氧半静态随机存取记忆元的方法,其中该超环冕区有一掺杂浓度,该掺杂浓度介于11018至21019cm-3。55.如申请专利范围第50项所述之形成互补式金氧半静态随机存取记忆元的方法,且更包括于形成该源/汲极后,在该闸极侧面形成间隙壁。56.如申请专利范围第55项所述之形成互补式金氧半静态随机存取记忆元的方法,其中该等间隙壁系先以化学气相沉积形成间隙壁材质,再接着进行非等向电浆蚀刻所形成。57.如申请专利范围第56项所述之形成互补式金氧半静态随机存取记忆元的方法,其中该等间隙壁有一宽度,约比500埃小。58.如申请专利范围第46项所述之形成互补式金氧半静态随机存取记忆元的方法,其中该矽层有一厚度,该厚度介于10埃至2000埃。59.如申请专利范围第46项所述之形成互补式金氧半静态随机存取记忆元的方法,其中该矽层有一厚度,该厚度少于200埃。60.如申请专利范围第46项所述之形成互补式金氧半静态随机存取记忆元的方法,其中该主动区系以浅槽隔离区与其他主动区隔离。61.如申请专利范围第49项所述之形成互补式金氧半静态随机存取记忆元的方法,其中该等主动区有圆化的转角。62.如申请专利范围第61项所述之形成互补式金氧半静态随机存取记忆元的方法,其中该圆化的转角有一半径,该半径约为10埃至200埃。图式简单说明:第1图为一使用本发明之静态随机存取记忆体示意图。第2图为一静态随机存取记忆体阵列示意图。第3图为第一实施例之剖面图。第4a~4d图为本发明之部份空乏绝缘矽电晶体与完全空乏绝缘矽电晶体图。第5a与5b图各提供一图示,分别以NMOS(第5a图)与PMOS(第5b图)之宽度及长度为变数而显示其函数一部份空乏绝缘矽、完全空乏绝缘矽以及多重问电晶体的区域。第6图显示本发明之静态随机存取记忆元实施例的布局图。第7a~7c与第8a~8b图提供一制造时的元件示意图。 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