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一种半导体结构之制造方法，包括：提供一堆叠结构，该堆叠结构具有一第一侧与相对该第一侧之一第二侧，其中该堆叠结构含一底晶圆，该底晶圆包括：一基底；复数个贯穿矽栓塞，位于该基底内；以及复数个凸块底金属层，连结该些贯穿矽栓塞，其中该些凸块底金属层系位于该堆叠结构之该第一侧之上；黏附一握持晶圆于该堆叠结构之该第二侧上；施行一晶片测试程序；以及分离该握持晶圆与该堆叠结构。如申请专利范围第1项所述之半导体结构之制造方法，更包括连接复数个晶粒于该底晶圆上，该些晶粒分别连结于与该堆叠结构内之该底晶圆上之一晶粒相连接。如申请专利范围第2项所述之半导体结构之制造方法，其中该些晶粒之间系相互分离，且该制造方法更包括：于该些晶粒间之空间内填入一涂层，该涂层至少为半透明；以及施行一化学机械研磨程序以平坦化该涂层。如申请专利范围第3项所述之半导体结构之制造方法，其中该些晶粒分别包括贯穿矽栓塞，而该制造方法更包括于该些晶粒上连结额外之晶粒。如申请专利范围第2项所述之半导体结构之制造方法，其中该些晶粒为一连续晶圆之一部。如申请专利范围第1项所述之半导体结构之制造方法，更包括分别设置一凸块于各别之该些凸块底金属层上，其中该晶片测试程序系于各别之该凸块底金属层上设置该凸块之后施行。如申请专利范围第1项所述之半导体结构之制造方法，更包括于该些凸块底金属层上分别设置一凸块，其中该晶片测试程序系于该凸块底金属层上设置该凸块之前施行。如申请专利范围第1项所述之半导体结构之制造方法，于分离该握持晶圆之后，更包括切割该堆叠结构。一种半导体结构之制造方法，包括：提供一底晶圆，包括：一基底；一内连结构，位于该基底上；以及复数个第一焊垫，位于该内连结构上；连结复数个第一晶粒于该底晶圆上，其中该些第一晶粒分别包括复数个第一贯穿矽栓塞以及连结于该些第一贯穿矽栓塞之复数个第二焊垫，其中该些第一焊垫分别连结于该些第二焊垫之一；形成复数个第二贯穿矽栓塞于该底晶圆之该基底内；形成复数个凸块底金属层于该底晶圆之一第一侧上，其中该些凸块底金属层系连结于该些第二贯穿矽栓塞；设置复数个凸块于该些凸块底金属层之上；黏附一握持晶圆于该些第一晶粒之上，其中该握持晶圆与该底晶圆系位于该些第一晶粒之对称侧上；施行一晶片测试程序；分离该握持晶圆；以及切割该底晶圆。如申请专利范围第9项所述之半导体结构之制造方法，于黏附该握持晶圆之前，更包括于该些第一晶粒之间填入一涂层。如申请专利范围第10项所述之半导体结构之制造方法，其中该涂层为透明或半透明。如申请专利范围第11项所述之半导体结构之制造方法，其中该底晶圆更包括一记号，而于切割该底晶圆时可穿透该涂层而辨识出该记号。如申请专利范围第9项所述之半导体结构之制造方法，其中该些第一晶粒分别包括复数个贯穿矽栓塞，且该方法更包括于连结该握持晶圆之前，连结复数个第二晶粒与该些第一晶粒。如申请专利范围第9项所述之半导体结构之制造方法，其中该握持晶圆包括玻璃。如申请专利范围第9项所述之半导体结构之制造方法，其中该些第一晶粒系为一连续晶圆之一部。一种测试晶粒之方法，包括：提供一堆叠结构，该堆叠结构具有少于用于一晶片测试程序所需厚度之一第一厚度，其中该堆叠结构包括一底晶圆；连结一握持晶圆与该堆叠结构，以增加该堆叠结构之第一厚度至大于该晶片测试程序所需厚度之一第二厚度；测试该堆叠结构上之复数个晶粒；分离该握持晶圆；以及切割该堆叠结构成为复数个分离之晶粒。如申请专利范围第16项所述之测试晶粒之方法，其中该第一厚度少于5密耳(mil)，而该第二厚度大于19密耳。如申请专利范围第16项所述之测试晶粒之方法，其中该底晶圆包括复数个贯穿矽栓塞，而该测试步骤系针对该底晶圆上之复数个导电焊垫所施行。如申请专利范围第16项所述之测试晶粒之方法，其中该堆叠结构更包括复数个晶粒或晶圆，连结于该底晶圆上，该些晶粒或晶圆系位于该底晶圆与该握持晶圆之间。如申请专利范围第16项所述之测试晶粒之方法，其中至少该些晶粒或晶圆之一包括复数个贯穿矽栓塞。 |
