| 主权项 |
1、一种高速分裂式乘累加器MAC装置，包括输入和输出，其特征在于，该装置还包括四个功能单元：功能单元I是数据选择单元，在输入中选择合适的乘数和被乘数输出；功能单元II是半字位宽的乘累加器，根据累加选择信号A_mul和符号选择信号U_mul将功能单元I输入的乘数和被乘数相乘得到乘累加器结果；所述的功能单元II是由四个16比特乘累加器组成，分别对由功能单元I送来的信号根据累加选择信号A_mul信号的状态进行运算，输出四个并行的结果；功能单元III包含两部分电路，第一部分电路是两个半字模式乘加结果的输出电路，第二部分电路是全字模式乘法或乘累加运算的预处理电路；所述第一部分电路是由两个32比特加法器组成，为半字模式下的乘加操作服务，输出两个半字模式乘加操作结果；所述第二部分电路是由一个改进型的3输入48比特加法器组成，是全字模式乘法或乘累加操作的一个预处理电路，通过移位将功能单元II得到的四个结果移位相加得到三个全字模式操作的中间结果；功能单元IV是全字模式乘法或乘累加运算的输出电路，其是一个进位选择结构，包含2个选择器和一个64比特加法器；一个选择器接收功能单元III的预处理电路输出的三个数据，另一个选择器接收上一个节拍的累加数据和64位比特的0，64比特加法器将两个选择器的选择结果相加，得到最终的全字模式下乘法或乘累加结果。 |
