时钟生成电路、记录装置和时钟生成方法

摘要

本发明提供了一种时钟生成电路、记录装置和时钟生成方法，其中，该时钟生成电路使特定频率的输入信号乘以特定倍频因子并生成输出时钟信号。该时钟生成电路包括：PLL电路，对输入信号进行倍频并生成输出时钟信号；以及校正电路，改变PLL电路的倍频因子。校正电路通过增大或减小特定倍频因子来改变PLL电路的倍频因子，该改变仅在每个校正周期的校正间隔期间执行，校正周期大于输入信号的一个周期，以及改变被执行以使在与输入信号同步的输入同步信号和与输出时钟信号同步的输出同步信号之间的时间差减小。PLL电路在校正间隔期间使输入信号乘以改变后的倍频因子。

主权项

1.一种时钟生成电路，包括：PLL电路，用于使特定频率的输入信号乘以特定倍频因子并生成输出时钟信号；以及校正电路，改变所述PLL电路的倍频因子；其中，所述校正电路将所述PLL电路的倍频因子从所述特定倍频因子改变为通过增大或减小所述特定倍频因子而设定的倍频因子，所述改变仅在每个校正周期的校正间隔期间执行，所述校正周期大于所述输入信号的一个周期，以及所述改变被执行以使在与所述输入信号同步的输入同步信号和与所述输出时钟信号同步的输出同步信号之间的时间差减小，以及所述PLL电路在所述校正间隔期间使所述输入信号乘以改变后的倍频因子。