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제어 회로(105)는, 트윈 셀 데이터의 소거 요구를 받았을 때, 제1 기억 소자(102)와 제2 기억 소자(103)의 역치 전압이 소정의 기입 베리파이 레벨이 될 때까지, 제1 기억 소자(102)와 제2 기억 소자(103)의 양쪽 또는 한쪽의 역치 전압을 증가시키는 제1 단계 처리의 실행을 제어한다. 제어 회로(105)는, 제1 단계 처리의 실행 후에, 제1 기억 소자(102)와 제2 기억 소자(103)의 역치 전압이 소정의 소거 베리파이 레벨이 될 때까지 제1 기억 소자(102)와 제2 기억 소자(103)의 역치 전압을 모두 감소시키는 제2 단계 처리의 실행을 제어한다. |
