半导体装置

摘要

〔目的〕在单一半导体晶片上构成半桥式电路，使装置整体小形化之同时，不降低其性能。〔构成〕如图１在单一半导体晶片上，以n+型半导体基片11为共同集极阴极领域，其ｐ型领域14为基极领域，而n+型领域15为射极领域，以形成纵向npn电晶体；同时，n型领域17为闸极领域，p+型领域18为阳极领域，以形成纵向pnpn闸流体，而构成半桥式电路。其上臂及下臂均成纵向，因而有优异的面积效率，电流放大率及电流容量。尤以不必设置绝缘层而可保持上臂与下臂间之绝缘。并设n-型领域12b及n+型领域13为分离领域以抑制泄漏电流。

主权项

1﹒一种半导体装置,在同一半导体基片上,置两单元,其一为纵向构造之闸流体,另一为纵向构造之双极性电晶体以构成半桥式电路,其特征为具备:上述闸流体的第1导电形态阴极领域与上述双极性电晶体的第1导电形态集极领域所共有之共同领域;形成于上述闸流体的第2导电形态中间层与上述第1导电形态共同领域之间的第1导电形态第1分离领域;和在上述闸流体的第2导电形态中间层与上述双极性电晶体的第2导电形态基极领域之间的上述第1分离领域内所形成的第1导电形态第2分离领域。2﹒一种半导体装置,在同一半导体晶片上,上臂为纵向构造p通道IGBT,下臂为n通道MOS以构成半桥式电路,其特征为具备上述p通道IGBT的n射极领域与上述n通道MOS的漏极领域所共有之n型共同领域在上述p通道IGBT的p基极领域与上述n型共同领域之间所形成的n型第1分离领域;和在上述p通道IGBT的p基极领域与上述n通道MOS的p型体之间的上述第1分离领域内所形成的n型第2分离领域。3﹒一种半导体装置,在同一半导体晶片上。上臂为纵向构造p通道MOS,下臂为n通道IGBT以构成半桥式电路,其特征为具备上述p通道MOS的漏极领域与上述n通道IGBT的p射极领域所共有之p型共同领域在上述n通道IGBT的n基极领域与上述p型共同领域之间所形成的p型第1分离领域;和在上述p通道MOS的n型体与上述n通道IGBT的n基极领域之间的上述第1分离领域内所形成的p型第2分离领域。图示简单说明:图1:(a)为本发明第1实施例半导体装置内部构造之断面图。(b)为其等价电路。图2:图1之半导体装置中,其上臂与下臂在电气上被分离之说明图,(a)为上臂ON,下臂OFF;(b)为上臂OFF,下臂ON时之情形。图3:图1之半导体装置中,其上臂与下臂在电气上被分离之说明图,而是上唇与下臂都为OFF时之情形。图4:图1之半导体装置中,未形成抑制泄漏电流领域时之半导体装置内部构造断面图。图5:与第1实施例具相反导电形态之半导体装置内部构造断面图。图6:(a)为本发明第2实施例半导体装置内部构造断面图。(b)为其等价电路。图7:图6之半导体装置中,其上臂为ON,下臂为OFF时,两臂在电气上被分离之说明图。(a)为半导体装置内部构造断面图,(b)为其等价电路。图8:图6之半导体装置中,其上臂为OFF,下臂为ON时,两臂在电气上被分离之说明图。(a)为半导体装置内部构造断面图,(b)为其等价电路。图9:图6之半导体装置中,其上臂与下臂都为OFF时,两臂在电气上被分离情形断面图。图10:在第2实施例中,可将控制电路也形成于同一晶片上之示意图,而为该情况时之半导体装置内部构造图。图11:(a)为本发明第3实施例之半导体装置内部构造图。(b)为其等价电路图12:H型电桥电路概略说明图。图13 :习知之一般半桥式电路图,(a)为其概略构成例,(b)为其等价电路。图14 :(a)为将两只半桥式电路勉强置于1只半导体晶片上以构成半桥式电路所形成的半导体装置之内部构造断面图。