| 主权项 |
1. 一种积体电路,包括有一数位处理器(如101)以供执行一种信号处理功能,并更包括有一记忆器(如116)以供储存由指令字元,资料字元,以及系数所构成的一群中选出的至少一种型式的资料;其特征为,该积体电路之结构更包括有一个共同处理器(如113)可以执行一种Viterbi解码功能,其中该记忆器系由该处理器与该共同处理器分时使用,该记忆体(如116)系于该数位处理器及该共同处理器之间被分割,以致于第一位址空间所界定的第一(如301)部份及第二位址空间所界定的第二部份(如302)会由该数位处理器使用。2. 如申请专利范围第1项之积体电路,其特征为,该第一部份及该第二部份之间的分割(如303)系由该共同处理器控制,以致于,只有该共同处理器所需的记忆体总量会包含于该第一部份中。3. 如申请专利范围第1项之积体电路,其中该分时使用的记忆系由该数位处理器与该共同处理器透过一个共同处理器控制的多工器(如111)而进行存取。4. 如申请专利范围第1项之积体电路,其中该共同处理器利用一旗标线(如122)对该数位处理器供应一个旗标信号(如EBUSY),其中当该共同处理器在进行解码作业时,该共同处理器对该旗标线提供一第一信号位准,并在其它的时间之中对该旗标线提供一第二信号位准。5. 如申请专利范围第1项之积体电路,其中该共同处理器放弃对该共用的记忆的控制而将控制权交予该数位处理器时,该共同处理器利用一条中断线对该数位处理器提供一个中断信号脉冲(如EREADY)。6. 一种积体电路,包括有一数位处理器(如101)以供执行一种信号处理功能,并更包括有一记忆器(如116)以供储存由指令字元,资料字元,以及系数所构成的一群中选出的至少一种型式的资料;其特征为,该积体电路之结构更包括有一个共同处理器(如113)可以执行一种Viterbi解码功能,其中该记忆器系由该处理器与该共同处理器分时使用,且其中该分时使用的记忆器系由该数位处理器与该共同处理器透过一个多工器(如111)而进行存取,该多工器系以由该共同处理器利用一条控制线(如115)所供应的一个控制信号(如EBUSY)而控制,其中当该共同处理器在进行解码作业时,该共同处理器对该控制线提供一第一信号位准,并在其它的时间之中对该控制线提供一第二信号位准。7. 如申请专利范围第6项之积体电路,其中该共同处理器更利用一条标线线(如121)而对该数位处理器供应一个旗标信号(如EREADY),其中当该共同处理器在进行解码作业时,该共同处理器对该旗标线提供一第一信号位准,并在其它的时间之中对该旗标线提供一第二信号位准。8. 如申请专利范围第6项之积体电路,另有特征为,该记忆器系分割给予该数位处理器与该共同处理器,以使由一第一位址空间所界定的一第一部份(如301)可由该共同处理器所使用,而由一第二位址空间所界定的一第二部份(如302)则可由该数位处理器所使用。9. 如申请专利范围第8项之积体电路,另有特征为,在该第一部份与该第二部份间的分割(如303)系由该共同处理器所控制的,以使得只有该共同处理器所需要的数量的记忆被包括于该第一部份之中。图示简单说明:图1中显示实施本发明的一个积体电路的一个实施例。图2中显示一个时序图,其中显示了一个记忆器的分时使用。 |
