| 主权项 |
1. 一种半导体记忆体,系其复数之记忆体分格,系以矩阵状被配置于彼此交叉之复数的位元线与复数文字线之规定交点上;而此记忆体分格系分别具有:一端有板电极而另一端之储存电极彼此连结之第1及第2电容器,及将源极或漏极之其中一方连接于该储存电极上之场效电晶体者;其特征为:上述第1电容器系将强电介质作为绝缘膜使用之强电介质电容器;电源电位被供给至上述第1电容器之板电极(PL1),而上述第2电容器之板电极(PL0)经常被供给接地电位。2.如申请专利范围第1项所述之半导体记忆体,其中具有一手段,系利用将结束信号给予上述半导体记忆体,而使上述第1电容器之板电极之电位,从上述电源电位成为上述接地电位。3. 如申请专利范围第1项所述之半导体记忆体,其中具有当将结束信号给予上述半导体记忆体时,如发生指定上述复数字线中任何一个活性化之信号时,将该字线活性化之后继续再变成不活性化为止之一系列之通常动作,在该一系列之动作终了后,使上述第1电容器之板电极之电位,从上述电源电位成为上述接地电位之手段。4. 如申请专利范围第2或3项所述之半导体记忆体,其中上述结束信号,系当检测出从上述半导体记忆体之外部所供给,而成为上述电源电位之电源电压低于规定之电压以下时,使在上述半导体记忆体内部产生。5. 如申请专利范围第2或3项所述之半导体记忆体,其中上述结束信号,系由与动态随机存取记忆体之自行更新信号相同之外部信号所给予。6. 如申请专利范围第2或3项所述之半导体记忆体,其中上述半导体记忆体,系被分割成上述复数之记忆体分格所构成之复数的单位垫;而在各单位垫内,上述复数记忆体分格之第1电容器之板电极,系被连接成共通者;使上述第1电容器之板电极之电位从上述电源电位至上述接地电位之动作,系将上述复数之单位垫,错开时间以每个来进行者。7. 如申请专利范围第1项之半导体记忆体,其中藉由将开始信号给予上述半导体记忆体,而开始上述电源电位对上述第1电容器之板电极的供给。8. 如申请专利范围第7项之半导体记忆体,其中上述开始信号,系检知供给上述半导体记忆体之电源电压达到一定値以上,而在上述半导体记忆体内部产生。9. 如申请专利范围第2或3项所述之半导体记忆体,其中上述半导体记忆体,更具有指定对上述第1电容器之板电极之电源电位之供给或停止之暂存器。10. 如申请专利范围第4项之半导体记忆体,其中上述半导体记忆体,更具有指定对上述第1电容器之板电极之电源电位之供给或停止之暂存器。11. 如申请专利范围第5项之半导体记忆体,其中上述半导体记忆体,更具有指定对上述第1电容器之板电极供给或停止电源电位所用之暂存器。12. 如申请专利范围第6项之半导体记忆体,其中上述半导体记忆体,更具有指定对上述第1电容器之板电极供给或停止电源电位所用之暂存器。13. 如申请专利范围第7或8项所述之半导体记忆体,其中上述半导体记忆体,更具有指定对上述第1电容器之板电极供给或停止电源电位所用之暂存器。14. 如申请专利范围第1项之半导体记忆体,其中上述第1及第2电容器之储存电极所记忆之资料,具有从上述电源电位起至上述接地电位之间之电位。15. 如申请专利范围第7项之半导体记忆体,其中上述开始信号,系在上述第1电容器之板电极之电位为上述电源电位时,被与动态随机存取记忆体之RAS信号相同之外部信号所给予。16. 如申请专利范围第1项之半导体记忆体,其中上述第2电容器系将常电介质作为绝缘膜来使用之常电介质电容器。图示简单说明:图1系本发明半导体记忆体之记忆体阵列构成。图2系图1之记忆体投入电源时之动作波形。图3系图1之记忆体通常动作时之动作波形。图4系图1之记忆体电源关断时之动作波形。图5系图1之记忆体分格之剖面图之一例。图6系图1之记忆体分格之剖面图之一例。图7系图1之记忆体分格之剖面图之一例。图8系图1之记忆体分格之剖面图之一例。图9系本发明半导体记忆体之电源投入及关断步骤。图10系使用于图9之控制电路之方块图。图11系关断电源时将板电位降低到OV之电路例。图12系本发明半导体记忆体之资讯保持动作。图13系能够与DRAM相同使用之本发明半导体记忆体之控制方法例。图14系本发明半导体记忆体较佳之板电位控制电路例。 |
