| 主权项 |
1.一种具有凹通道之平格式ROM装置之制造方法,该ROM装置于一半导体基板上制造一具有ROM记忆体阵列储存单元区和ROM逻辑区,其包括下列步骤:在该半导体基板上形成一遮蔽氧化物绝缘体图形;在该半导体基板之表面上形成场氧化区,不被该遮闭氧化物绝缘体图形所覆盖;除去该遮闭氧化物绝缘体图形;离子植入一第一导电型杂质于该半导体基板之一使用为该ROM记忆体阵列储存单元区之区域内,且不被该场氧化区所覆盖,以在该ROM记忆体阵列储存单元区内制造位元线区;自该半导体基板之一使用为该ROM记忆体阵列储存单元区之区域内除去该氧化区,在该半导体基板上该场氧化区去除之区域中形成一凹通道;离子植入一第二导电型杂质于该半导体基板之一使用为该ROM记忆体阵列储存单元区之区域内,在该位元线区间形成一淡掺杂凹通道区,该淡掺杂凹通道区自我对准位元线区;离子植入一第三导电型杂质于该半导体基板之一使用为该ROM逻辑区及该ROM记忆体阵列储存单元区之区域内,以调整该ROM逻辑区中和该ROM记忆体阵列储存单元区中制造之装置之临限电压;在该半导体基板之表面上形成一闸极绝缘层,在该区中用于该ROM逻辑区,及该区中用于该ROM记忆体阵列储存单元区;沈积一复晶矽层;形成该复晶矽层以制造该ROM逻辑区中及该ROM记忆体阵列储存单元区中之复晶矽闸极结构;离子植入一第一四导电型杂质于该半导体基板之一使用为该ROM逻辑区之区域内,且不被该复晶矽闸极结构覆盖,以形成该ROM逻辑区中之装置之淡掺杂源/汲极区;沈积一绝缘层;非等向性蚀刻该绝缘层,以在该ROM逻辑区内和该ROM记忆体阵列储存单元区内之装置之该复晶矽闸极结构之面上形成绝缘间隔物;离子植入一第五导电型杂质于该半导体基板之一使用为该ROM逻辑区之区域内,且不被该复晶矽闸极结构覆盖,及不被该绝缘间隔物所覆盖,以形成该ROM逻辑区中之装置之浓掺杂源/汲极区。2.如申请专利范围第1项所述之方法,其中该遮蔽氧化物,组合的绝缘体图型,系包括一氧化矽之覆盖层,其在温度约介于于850至1050℃间以热氧化法形成,其厚度约介于100至300A间,及利用LPCVD法在温度约介于700至850℃间沈积一氮化矽之覆盖层,其厚度约介于1000至2000A间。3.如申请专利范围第1项所述之方法,其中该场氧化区之形成系通以含氧水气环境,以热氧化在温度约介于950至1050℃之间形成,其厚度约介于3000至6000A之间。4.如申请专利范围第1项所述之方法,其中用来制造该ROM记忆体阵列储存单元区之该位元线区之该第一导电型杂质系砷,离子植入使用的能量为介于30至70KeV之间,植入量约11015至31015atoms/cm2之间。5.如申请专利范围第1项所述之方法,其中该场氧化区之去除用来在该ROM记忆体阵列储存单元区中形成该凹通道区,其系利用湿式蚀刻法完成,以缓冲氢氟酸溶液形成长度约介于0.2至1.0m间之凹通道区。6.如申请专利范围第1项所述之方法,其中用来制造该ROM记忆体阵列储存单元区之该淡掺杂凹通道区之该第二导电型杂质系硼,离子植入使用的能量为介于70至120KeV之间,植入量约51012至21013atoms/cm2之间。7.如申请专利范围第1项所述之方法,其中用来调整该ROM逻辑区中和该ROM记忆体阵列储存单元区中制造之装置之临限电压之该第三导电型杂质系BF2,离子植入使用的能量为介于50至90KeV之间,植入量约11012至4 1012atoms/cm2之间。8.如申请专利范围第1项所述之方法,其中该闸极绝缘层系二氧化矽,通以含氧水气环境,以热氧化在温度约介于800至1000℃之间形成,其厚度约介于70至200A之间。9.如申请专利范围第1项所述之方法,其中该复晶矽层系使用LPCVD法在温度约介于550至650℃之间沈积,其厚度约介于1000至3000A之间。10.如申请专利范围第1项所述之方法,其中用来制造该ROM逻辑区之该淡掺杂源/汲极区之该第四导电型杂质系亚磷,离子植入使用的能量为介于30至70KeV之间,植入量约51012至51013atoms/cm2之间。11.如申请专利范围第1项所述之方法,其中用来制造该ROM逻辑区之该淡掺杂源/汲极区之该第四导电型杂质系BF2,离子植入使用的能量为介于30至70KeV之间,植入量约51012至51013atoms/cm2之间。12.如申请专利范围第1项所述之方法,其中该绝缘层系氧化矽,利用LPCVD或PECVD法在温度约介于650至750℃间沈积,其厚度约介于1000至3000A之间。13.如申请专利范围第1项所述之方法,其中该绝缘间隔物系利用非等向性RIE蚀刻该绝缘层而形成,其利用CHF3为一蚀刻剂。14.如申请专利范围第1项所述之方法,其中用来制造该ROM逻辑区之该浓掺杂源/汲极区之该第五导电型杂质系硼,离子植入使用的能量为介于30至70KeV之间,植入量约51013至51015atoms/cm2之间。15.如申请专利范围第1项所述之方法,其中用来制造该ROM逻辑区之该浓掺杂源/汲极区之该第五导电型杂质系BF2,离子植入使用的能量为介于30至70KeV之间,植入量约11013至41015atoms/cm2之间。16.一种具有凹通道之平格式ROM装置之制造方法,该ROM装置于一半导体基板上制造一具有ROM记忆体阵列储存单元区和具有凹通道区之该ROM记忆体阵列储存单元区,其包括下列步骤:在该半导体基板上形成一遮蔽氧化物绝缘体图形;在该半导体基板之表面上形成场氧化区,不被该遮闭氧化物绝缘体图形所覆盖;除去该遮蔽氧化物绝缘体图形;离子植入一第一导电型杂质于该ROM记忆体阵列储存单元区,不被该场氧化区所覆盖,以制造位元线区;在该半导体基板上之该场氧化区去除,形成该凹通道区在去除该场氧化区之区域内;离子植入一第二导电型杂质于该ROM记忆体阵列储存单元区,在该位元线区间形成一淡掺杂凹通道区,该淡掺杂凹通道区自我对准位元线区;在该半导体基板之表面上形成一闸极绝缘层,用于该ROM记忆体阵列储存单元区;沈积一复晶矽层;形成该复晶矽层以制造该ROM记忆体阵列储存单元区中之复晶矽闸极结构。17.如申请专利范围第16项所述之方法,其中该遮蔽氧化物,绝缘体图型,系包括一氧化矽之覆盖层,其在温度约介于850至1050℃间以热氧化法形成,其厚度约介于100至300A间,及利用LPCVD法在温度约介于700至850℃间沈积一氮化矽之覆盖层,其厚度约介于1000至2000A间。18.如申请专利范围第16项所述之方法,其中该场氧化区之形成系通以含氧水气环境,以热氧化在温度约介于950至1050℃之间形成,其厚度约介于3000至6000A之间。19.如申请专利范围第16项所述之方法,其中用来制造该ROM记忆体阵列储存单元区之该位元线区之该第一导电型杂质系砷,离子植入使用的能量为介于30至70KeV之间,植入量约11015至31015atoms/cm2之间。20.如申请专利范围第16项所述之方法,其中该场氧化区之去除用来在该ROM记忆体阵列储存单元区中形成该凹通道区,其系利用湿式蚀刻法利用缓冲氢氟酸溶液完成。21.如申请专利范围第16项所述之方法,其中用来制造该ROM记忆体阵列储存单元区之该淡掺杂凹通道区之该第二导电型杂质系硼,离子植入使用的能量为介于70至120KeV之间,植入量约51012至21013atoms/cm2之间。22.如申请专利范围第16项所述之方法,其中该闸极绝缘层系二氧化矽,通以含氧水气环境,以热氧化在温度约介于800至1000℃之间形成,其厚度约介于70至200A之间。23.如申请专利范围第16项所述之方法,其中该复晶矽层系使用LPCVD法在温度约介于550至650℃之间沈积,其厚度约介于1000至3000A之间。24.如申请专利范围第16项所述之方法,其中该绝缘层系氧化矽,利用LPCVD或PECVD法在温度约介于350至750℃之间沈积,其厚度约介于1000至3000A之间。25.如申请专利范围第16项所述之方法,其中该绝缘间隔物系利用非等向性RIE法而形成,其利用CHF3为一蚀刻剂。26.一种具有凹通道之平格式ROM装置结构,包括:一半导体基板,其具有交替列状之平坦区和凹区;浓掺杂N型位元线区,在该ROM装置结构之该平坦区内;淡掺杂P型区,在该ROM装置结构之该凹区内,在该ROM记忆体阵列储存单元区内形成一淡掺杂凹通道区,该淡掺杂凹通道区自对准该位元线区;一闸极绝缘体,在该位元线区之表面上,及在该淡掺杂凹通道区之表面上;一复晶矽闸极结构,在该闸极绝缘体之表面上,其连接该位元线区和该淡掺杂凹通道区;和绝缘间隔物,在复晶矽闸极结构之面上。27.如申请专利范围第26项所述之平格式ROM装置结构,其中该ROM记忆体阵列储存单元区之该凹通道区约介于1000至3000A之间,其在该位元线区之表面下。28.如申请专利范围第26项所述之平格式ROM装置结构,其中该淡掺杂凹通道区之长度约介于0.2至1.0m之间。图示简单说明:第一a至七a图系以剖面型式示意地绘示ROM装置之逻辑区使用之装置之制造步骤。第一b至七b图系以剖面型式示意地绘示具有凹通道之ROM记忆体阵列储存单元之制造步骤。第八图系具有凹通道之ROM记忆体阵列储存单元区之顶视。 |
