| 主权项 |
1.一种电子可程式记忆体晶格阵列,其特征为:在半导体基体(1)之主面(3)上设有一具有记忆体晶格(19)之晶格场;记忆体晶格(19)包含至少一个MOS电晶体,其垂直于主面(3)且具有由含有吸附点(traps)之材料所构成之闸极介电质(17)。2.如申请专利范围第1项之记忆体晶格阵列,其中半导体基体(1)至少在晶格场之区域中以第一种导电型之杂质来掺杂;在晶格场中设有许多基本上是平行延伸之条状绝缘沟槽(12);条状掺杂区(10a,10b)配置在绝缘沟槽(12)之底部上和主面(3)上之相邻绝缘沟槽(12)之间,这些掺杂区(10a,10b)利用和第一种杂质相反之第二导电型杂质来掺杂且基本上平行于绝缘沟槽而延伸;记忆体晶格(19)各配置在绝缘沟槽(12)之相对边缘上;字线(18a)配置成垂直于绝缘沟槽(12)而延伸且各字线连接至垂直式MOS电晶体之闸极电极,此垂直式MOS电晶体则配置于各字线(18a)之下;每一记忆体晶格(19)包括一个孔(16),此孔(16)由一绝缘沟槽(12)之一边缘往内延伸至绝缘沟槽(12),沟槽(12)之表面设有闸极介电质(17)且该孔(16)以闸极电极(18)填入,使连接边缘之条状掺杂区(10a,10b)形成垂直式MOS电晶体之源极/汲极区。3.如申请专利范围第2项之记忆体晶格阵列,其中相邻绝缘沟槽(12)之间的空间实质上等于绝缘沟槽(12)之宽度;配置在绝缘沟槽(12)之相对边缘上之每二个记忆体晶格(19)有一共同之孔(16),此孔(16)在绝缘沟槽(12)之整个宽度上方延伸。4.如申请专利范围第1至第3项中任一项之记忆体晶格阵列,其中MOS电晶体之闸极介电质(17)包括多层介电质层,其中至少有一层之电荷载体吸附横切面较至少另一层者还大。5.如申请专利范围第4项之记忆体晶格阵列,其中该具有较大之电荷载体吸附横切面的层包含至少下列一组物质之一:Si3N4, Ta2O5, Al2O3或TiO2;其它层则包含至少下列物质之一;SiO2, Si3N4或Al2O3。6.如申请专利范围第1至第3项中任一项之记忆体晶格阵列,其中MOS电晶体之闸极介电质(17)含有已加入不同原子之介电质层,其中所加入之不同原子和介电质层比较时具有较大之电荷载体吸附横切面。7.如申请专利范围第6项之记忆体晶格阵列,其中介电质层包括SiO2;所加入之不同原子包含至少下列一组元素之一:W, Pt, Cr, Ni, Pd, Si或Ir。8.一种记忆体晶格阵列之制造方法,其特征为:在半导体基体(1)之主面(3)上形成具有MOS电晶体(19)之晶格场,晶格场包含至少一垂直于主面(3)之MOS电晶体,主面(3)则具有由含有吸附点(traps)之材料所构成之闸极介电质(17)。9.如申请专利范围第8项之方法,其中半导体基体(1)至少在晶格场之区域中是以第一种导电型之杂质来掺杂;设有许多基本上为平行延伸之条状绝缘沟槽(12);条状掺杂区(10a,10b)配置在绝缘沟槽(12)底部上和主面(3)上之相邻绝缘沟槽(12)之间,这些区别利用与第一种导电型相反之第二种导电型杂质来掺杂;各记忆体晶格(19)各形成于绝缘沟槽(12)之相对边缘上,其中沿着同一边缘而相邻之记忆体晶格是互相绝缘的;为了形成垂直式电晶体,需开启(open)很多孔(16),每一孔(16)系与各绝缘沟槽(12)中之一的边缘相邻接且延伸至在绝缘沟槽(12)底部上延伸之掺杂区(10a)处,孔(16)之表面设有闸极介电质(17)和闸极电极(19)。10.如申请专利范围第9项之方法,其中为了在半导体基体(1)之主面上形成绝缘沟槽(12)和条状掺杂区(10a,10b),需产生以第二种导电型掺杂之区域(4),区域(4)则延伸于整个晶格场之上;产生沟槽光罩(7),其可确定绝缘沟槽(12)之配置;在异向性乾蚀刻过程中使用沟槽光罩(7)作为蚀刻光罩,对沟槽(12)进行蚀刻,其中配置在相邻绝缘沟槽(12)间之主面(3)上之条状掺杂区(10b)系藉以第二种导电型杂质来掺杂之区域(4)的结构化来形成;配置在沟槽底部上之条状掺杂区(10a)系藉离子植入方式来形成,其中沟槽光罩(7)系作为植入光罩用;去除沟槽光罩(7)之后,藉绝缘材料(11)填满沟槽(12)以完成绝缘沟槽(12)。11.如申请专利范围第10项之方法,其中在离子植入之前为了在沟槽之底部上形成条状掺杂区(10a),则沟槽侧壁需以光罩间隔层(8)覆盖,间隔层(8)则在沟槽填满之前需去除。12.如申请专利范围第10或第11项之方法,其中在沟槽光罩(7)之下方往下产生蚀刻停止层(6)直至绝缘沟槽(12)之绝缘材料可选择性地被蚀刻为止;蚀刻停止层在蚀刻沟槽之前依据沟槽光罩(7)来进行结构化;完成绝缘沟槽(12)之后立即产生光阻光罩(14),光阻光罩(14)具有垂直于绝缘沟槽(12)而延伸之条状开口;在异向性(anisotropic)乾蚀刻过程中,其中光阻光罩(14)和已结构化之蚀刻停止层(6)共同作为蚀刻光罩,需开启(open)多个孔(16)以用于垂直式MOS电晶体中。13.如申请专利范围第12项之方法,其中绝缘沟槽(12)以SiO2填入;蚀刻停止层6含有包含Si3N4,不定形矽和复晶矽第一组材料中之至少一种材料;半导体基体(1)至少在晶格场区域中含有单晶矽。14.如申请专利范围第8至11项中任一项之方法,其中闸极介电质(17)系以多层方式形成,其中至少有一层在与至少其它一层比较时具有较大之电荷载体吸附横切面。15.如申请专利范围第14项之方法,其中该具有较大之电荷载体吸附横切面的层包含一组由Si3N4, Ta2O5, Al2O3或TiO2所组成之物质中之至少一种物质;其它层则包含一组由SiO2, Si3N4或Al2O3所组成之物质中之至少一种物质;MOS电晶体之闸极介电质(17)含有已加入不同原子之介电质层,其中所加入之不同原子在与介电质层比较时具有较大之电荷载体吸附横切面。16.如申请专利范围第8至11项中任一项之方法,其中闸极介电质(17)形成一种具有不同原子之介电质层,其中所加入之不同原子在和介电质层比较时具有较大之电荷载体吸附横切面。17.如申请专利范围第16项之方法,其中介电质层包括SiO2;所加入之不同原子至少包含一组由W, Pt, Cr, Ni,Pd, Si或Ir组成之元素中的一个元素。图示简单说明:第一图显示一种在晶格场中具有掺杂区之基体。第二图显示一种在沟槽蚀刻之后具有沟槽光罩之基体。第三图显示在沟槽底部上形成条状掺杂区之后的基体。第四图显示在沟槽已填入绝缘材料且已形成光阻光罩之后的基体。第五图显示各孔(hole)蚀刻之后的基体,其中具有条状开口之光阻光罩和结构化之蚀刻停止层共同作为光罩。第六图显示第五图之平面图,在第六图中,V-V和VII-VII分别表示第五图和第七图中所示之切面。第七图显示第六图中经由标记VII-VII所示基体之切面。第八图显示形成闸极介电质和产生掺杂之复晶矽层以及对字线中之掺杂复晶矽层进行结构化之后的基体。第九图显示本发明中记忆体晶格阵列之晶格场的平面图。 |
