| 主权项 |
1.一种增强CMOS积体电路之静电放电防护能力的方法,藉由在该CMOS积体电路的正电源与负电源之间耦合一个大电容,使两电源之间接近于短路,结果可接受较大范围的静电放电电压而不致破坏该CMOS积体电路的结构,俾增强其静电放电防护能力。2.一种增强CMOS积体电路之静电放电防护能力的构造,系在CMOS构造中PMOS与NMOS之间的区域植入大面积之由重搀杂之第二导电型态的矽所构成的第一区,并在该区之旁侧植入由重搀杂之第一导电型态的矽所构成之第二区,该第一区外接至正电源,而该第二区则外接至负电源,藉此,该大面积的第一区与下方之由第一导电型态的矽所构成的基板之间的空乏电容C具有相当大的电容値,其效果相当于正电源与负电源之间耦合一个大电容。3.如申请专利范围第2项之构造,其中植入于PMOS与NMOS之间的该第一区在横剖面上的长度为30m左右。4.一种增强CMOS积体电路之静电放电防护能力的构造,系在CMOS构造中PMOS与NMOS之间的区域上方形成大面积的闸极氧化层,并在该闸极氧化层之旁侧植入由重搀杂之第一导电型态的矽所构成的区,该闸极氧化层外接至正电源,而其旁侧之该区则外接至负电源,藉此,该大面积的氧化层与下方之由第一导电型态的矽所构成之基板间的氧化层电容具有相当大的电容値,其效果相当于正电源与负电源之间耦合一个大电容。5.如申请专利范围第4项之构造,其中该形成于PMOS与NMOS之间的该闸极氧化层在横剖面上的长度为35m左右。图式简单说明:第一图表示习知技术之CMOS积体电路构造;第二图示意表示本发明之增强CMOS积体电路之静电放电防护能力的方法;第三图表示用以实现第二图所示方法的CMOS积体电路构造;第四图表示用以实现第二图所示方法的另一种CMOS积体电路构造。 |
