半导体装置及其制法

摘要

一种细半导体装置，具短通道长度并抑制短通道效应。线性图案或点图案杂质区１０４形成于通道形成区１０３中而大致与通道方向平行。杂质区１０４有效地抑制短通道效应。尤其，杂质区１０４抑制汲极侧竭尽层扩大，故可防止穿透现象。此外，杂质区引起窄通道效应，故缓和门槛电压下降。

主权项

1.一种绝缘闸极半导体装置,具SOI结构,装置包含:一源极,一汲极及一通道形成区,使用绝缘基底或绝缘层上形成之结晶半导体而成;及一闸极绝缘膜及一闸极电极形成于通道形成区上;通道形成区包含:载体移动区;及人工区域地形成之杂质区,以固定由汲极区发展朝向通道形成区及源极区之竭尽层,杂质区包含杂质元素供偏移能量带于电子移动受阻方向。2.一种绝缘闸极半导体装置,具SOI结构,装置包含:一源极,一汲极及一通道形成区,使用绝缘基底或绝缘层上形成之结晶半导体而成;及一闸极绝缘膜及一闸极电极形成于通道形成区上;通道形成区包含:载体移动区;及人工区域地形成之杂质区,以固定由汲极区发展朝向通道形成区及源极区之竭尽层,杂质区包含杂质元素供偏移能量带于电洞移动受阻方向。3.一种绝缘闸极半导体装置,具SOI结构,装置包含:一源极,一汲极及一通道形成区,使用绝缘基底或绝缘层上形成之结晶半导体而成;及一闸极绝缘膜及一闸极电极形成于通道形成区上;通道形成区包含:载体移动区;及加入杂质元素控制门槛电压至定値而人工区域地形成杂质区,杂质元素偏移能量带于电子移动受阻之方向。4.一种绝缘闸极半导体装置,具SOI结构,装置包含:一源极,一汲极及一通道形成区,使用绝缘基底或绝缘层上形成之结晶半导体而成;及一闸极绝缘膜及一闸极电极形成于通道形成区上;通道形成区包含:载体移动区;及加入杂质元素控制门槛电压至定値而人工区域地形成杂质区,杂质元素偏移能量带于电洞移动受阻之方向。5.如申请专利范围第1至4项中之任一项之绝缘闸极半导体装置,其中杂质元素用于区域地形成内建电位差于通道形成区中。6.如申请专利范围第1或3项之绝缘闸极半导体装置,其中杂质元素属第十三族。7.如申请专利范围第6项之绝缘闸极半导体装置,其中杂质元素为硼。8.如申请专利范围第2或4项之绝缘闸极半导体装置,其中杂质元素属第十五族。9.如申请专利范围第8项之绝缘闸极半导体装置,其中杂质元素为磷或砷。10.如申请专利范围第1至4项中之任一项之绝缘闸极半导体装置,其中载体移动区为固有或实质固有。11.如申请专利范围第10项之绝缘闸极半导体装置,其中实质固有区意指结晶半导体表面附近中提供一种导电性至结晶半导体之杂质元素浓度小于51015原子/cm3,而氧浓度小于21018原子/cm3。12.如申请专利范围第10项之绝缘闸极半导体装置,其中实质固有区意指结晶半导体表面附近中提供一种导电性至结晶半导体之杂质元素浓度小于51015原子/cm3,而氧浓度小于11017原子/cm3。13.如申请专利范围第1至4项中之任一项之绝缘闸极半导体装置,其中通道形成区宽度W,杂质区总密度W pi及杂质区间之区总宽度W pa满足关系为W pi/W=0.1至0.9,Wpa/W=0.1至0.9,及W pi/W pa=1/9至9。14.如申请专利范围第1至4项中之任一项之绝缘闸极半导体装置,其中于垂直通道方向切割通道形成区之至少一截面中,通道形成区实质视为由杂质区分段之多数通道形成区之集合。15.如申请专利范围第1至4项中之任一项之绝缘闸极半导体装置,其中驱动时受通道形成区中短通道效应引起之门槛电压下降被利用杂质区所得窄通道效应引起之门槛电压上升所补偿。16.如申请专利范围第1至4项中之任一项之绝缘闸极半导体装置,其中杂质区用以缓冲结晶半导体中所生应力。17.如申请专利范围第1至4项中之任一项之绝缘闸极半导体装置,其中载体移动区总宽度介于30至3,000A。18.如申请专利范围第1至4项中之任一项之绝缘闸极半导体装置,其中杂质区为点图案。19.如申请专利范围第1至4项中之任一项之绝缘闸极半导体装置,其中杂质区为实质与通道方向平行之直线图案。20.如申请专利范围第3或4项之绝缘闸极半导体装置,其中藉控制载体移动区宽度而控制门槛电压。21.一种绝缘闸极半导体装置之制法,半导体装置具SOI结构,制法包含步骤:形成结晶半导体于绝缘基底或绝缘层上;使用结晶半导体形成源极区,汲极区及通道形成区;人工区域地形成杂质区于通道形成区中使通道形成区包含载体移动区及杂质区,其中杂质区加入杂质元素以偏移能量带于电子移动受阻之方向;及形成闸极绝缘膜及闸极电极于通道形成区上。22.一种绝缘闸极半导体装置之制法,半导体装置具SOI结构,制法包含步骤:形成结晶半导体于绝缘基底或绝缘层上;使用结晶半导体形成源极区,汲极区及通道形成区;人工区域地形成杂质区于通道形成区中使通道形成区包含载体移动区及杂质区,其中杂质区加入杂质元素以偏移能量带于电洞移动受阻之方向;及形成闸极绝缘膜及闸极电极于通道形成区上。23.如申请专利范围第21或22项之制法,其中杂质元素用于区域地形成内建电位差于通道形成区中。24.如申请专利范围第21项之制法,其中杂质元素属第十三族。25.如申请专利范围第24项之制法,其中杂质元素为硼。26.如申请专利范围第22项之制法,其中杂质元素属第十五族。27.如申请专利范围第26项之制法,其中杂质元素为磷或砷。28.如申请专利范围第21或22项之制法,其中载体移动区为固有或实质固有。29.如申请专利范围第28项之制法,其中实质固有区意指结晶半导体表面附近中,提供一种导电性至结晶半导体之杂质元素浓度小于51015原子/cm3,而氧浓度小于21018原子/cm3。30.如申请专利范围第28项之制法,其中实质固有区意指结晶半导体表面附近中,提供一种导电性至结晶半导体之杂质元素浓度小于51015原子/cm3,而氧浓度小于11017原子/cm3。31.如申请专利范围第21或22项之制法,其中通道形成区宽度,杂质区总密度W pi及杂质区间之区总宽度W pa满足关系为W pi/W=0.1至0.9,W pa/W=0.1至0.9,及W pi/Wpa=1/9至9。32.如申请专利范围第21或22项之制法,其中于垂直通道之方向切割通道形成区之至少一截面中,通道形成区实质视为由杂质区分段之多数通道形成区之集合。33.如申请专利范围第21或22项之制法,其中杂质区作为缓冲结晶半导体中所生应力。34.如申请专利范围第21或22项之制法,其中载体移动总宽度介于30至3,000A。35.如申请专利范围第21或22项之制法,其中杂质区为为点图案。36.如申请专利范围第21或22项之制法,其中杂质区为实质平均通道方向之直线图案。37.如申请专利范围第1至4项中之任一项之半导体装置,其中杂质区中杂质元素浓度为11017至11020原子/cm3。38.如申请专利范围第21或22项之制法,其中杂质区中杂质元素浓度为11017至11020原子/cm3。图式简单说明:第一图A-第一图C显示本发明IG-FET之通道形成区结构;第二图A及第二图B显示第一图A-第一图C之IG-FET操作;第三图显示习知半导体装置如何发生短通道效应;第四图为短通道效应中通道形成区内及附近之能量带图;第五图为习知半导体装置次门槛特性;第六图A-第六图D为通道形成区能量带图;第七图A-第七图D及第八图A-第八图C为本发明第一例IG-FET制法;第九图A-第九图C为本发明第一例杂质区之形状及结构;第十图为本发明第一例通道方向之正确方位;第十一图A-第十一图C为本发明第一例通道形成区之型态;第十二图A及第十二图B为本发明第一例通道形成区之能量轮廓;第十三图A及第十三图B为本发明第二例热氧化膜/矽界面附近之杂质浓度轮廓;第十四图A-第十四图C为本发明第二例杂质区形成过程;第十五图A-第十五图C为本发明第三例通道形成区之型态;第十六图A-第十六图D为本发明第四例杂质区之结构;第十七图A-第十七图D为本发明第五例杂质区之结构;第十八图A-第十八图B及第十九图A-第十九图B为本发明第七例半导体装置之型态;第二十图为使用本发明半导体装置之电子设备(第八例);第二十一图A-第二十一图D为应用本发明之半导体装置例(第九例);及第二十二图A-第二十二图C为本发明第十一例半导体装置之通道形成区之型态及能量轮廓。