| 主权项 |
1.一种记忆体元件,其至少包含:一第一电介质层,其包含移动氢离子;一下层,其位在该第一层下,其材料对于氢离子贯穿于其间之迁移具有高度不渗透性;一下层,其位在该第一层上,其材料对于氢离子贯穿于其间之迁移具有高度不渗透性;以及一装置,其用以改变氢离子之空间位置及其所创造之在第一层内电场。2.如申请专利范围第1项所述之记忆体元件,其更包含一装置用以感应在第一层内之电场之位置。3.如申请专利范围第2项所述之记忆体元件,其中,该用以感应电场位置之装置包含一用以感应出接近第一层之上或下层的导电性之装置。4.如申请专利范围第2项所述之记忆体元件,其中,该用以感应电场位置之装置包含一用以感应另一层材料中光学特性之装置,该材料会对应于第一层中电场之接近之变化而产生其光学特性之变化。5.一种微电子记忆体元件,其至少包含:一矽基底层;一第一层,其包含移动氢离子;一第二矽层,其位在第一层上;以及一用以改变至少一矽层之导电性之装置,其系藉改变于第一层中之氢离子之空间位置来进行。6.如申请专利范围第5项所述之记忆体元件,其中,第一层包含一电介质。7.如申请专利范围第5项所述之记忆体元件,其中,该电介质系由包含二氧化矽,钛化钡锶,氧化钽及氮化氧化物之群组中选出。8.如申请专利范围第5项所述之记忆体元件,更包含以具有对氢离子高度不渗透于其间之材料包围该第一层。9.如申请专利范围第8项所述之记忆体元件,其中,该材料系由包含氮化物,氮化氧化物,氮化矽,多晶矽及单晶矽之群组中选出。10.如申请专利范围第5项所述之记忆体元件,更包含对形成于相同矽基底上之其他非记忆体微电子元件之内连线。11.如申请专利范围第5项所述之记忆体元件,更包含定位于第一层中之分裂位置,用以由一氢气体分子之分裂创造氢离子。12.如申请专利范围第5项所述之记忆体元件,其中,该氢离子系由包含氢离子,氘离子,氚离子及其组合之群组中选出。13.如申请专利范围第5项所述之记忆体元件,其中,该记忆体元件是非挥发性。14.如申请专利范围第5项所述之记忆体元件,其中,该改变导电性之装置包含基底电极装置及闸电极装置,该闸电极装置被定位于该第二矽层上,以及,基底电极装置及闸电极装置被连接至可逆电压偏压装置,其当基底电极装置是相对于闸电极装置机构为正偏压时,驱动氢离子至第一层之上表面,及当闸电极装置相对于基底电极装置为正偏压时,驱动氢离子至第一层之下表面。15.如申请专利范围第5项所述之记忆体元件,更包含一在第一层之上之中介矽层,一包含移动氢离子的另一层,其在该中介矽层之上且在第二矽层之下,一另一元件,其在用以改变第二矽层之导电性之装置内,以改变于该另一层中之氢离子之导电性,以形成一多状态记忆体元件。16.一种光学记忆体元件,其至少包含:一第一电介质层,其包含移动氢离子;一下层,在第一层之下,由对氢离子迁移贯穿于其间有高度不渗透性之材料作成;一上层,在第一层之上,由对氢离子迁移贯穿于其间有高度不渗透性之材料作成;一电气感应光学层,在上层之上,其中之光学特性会对应于第一层中之氢离子中之空间位置之改变而改变;以及一伴随于该下层之电极装置及一透明电极装置位于该电气感应光学层之上,该两电极装置连接至该可逆电压偏压装置,以改变在第一层内之氢离子之空间位置。17.如申请专利范围第16项所述之光学记忆体元件,其中,该光学特性是极化。18.如申请专利范围第16项所述之光学记忆体元件,其中,该光学特性是吸收。19.如申请专利范围第16项所述之光学记忆体元件,其中该元件是透明的。20.一种用以制作一记忆体元件之方法,包含:形成一第一电介质层,以包含移动氢离子于一位于第一层两侧之上层及上层之间,该下层及上层系基本上对于氢离子迁移贯穿于其间,具有不可渗透性;以移动充电之氢离子分布第一层中;及在上及下层形成电极机构,以创造可逆电场于第一层上,用以移动氢离子越过第一层。21.一种用以形成一微电子记忆体元件之制程,包含:植入氧离子至一矽基底中;退火该已植入基底,以形成一二氧化矽层在基底之上表面之下,具有基底之最上部份为一矽层;在基底之上表面中开出一窗口,以曝露二氧化矽层;于包含氢气体之环境中,退火该基底,以引入氢离子进入二氧化矽层;及在矽基底之底部及在矽层之上形成电极机构,连接至可逆电压偏压机构,用以反应于该可逆电压偏压机构,而移动氢离子越过二氧化矽层。22.如申请专利范围第21项所述之制程,更包含形成一第一区于二氧化矽层上,在第一导电类型之基底之上表面上,及形成第一或第二导电类型之第二区在基低上表面之矽层中,于第一区之两边,使得在上表面之电极机构系被实现呈两电极,每一电极包含第二区之一,以形成源极及汲极,具有电极机构在基底之底部,以形成闸电极机构,用于记忆体元件。23.如申请专利范围第22项所述之制程,其中,该第一导电类型是p型及第二导电类型是n型。24.一种用以形成微记忆体元件之制程,包含:形成第一导电类型之第一区域在一矽基底之上表面;形成一二氧化矽层于第一区域上;形成一多晶矽层于二氧化矽层上,以防止氢离子自二氧化矽层脱离;于多晶矽层形成一闸极区域,藉由遮罩闸极区域,蚀刻多晶矽,除了遮罩保护之外,及除去该遮罩;引入移动氢离子至二氧化矽层;形成第一及第二导电类型之第二区域在二氧化矽层之二侧;形成电极,接触该基底之底部,二氧化矽上之多晶矽层之上表面;及二个第二区域。25.如申请专利范围第24项所述之制程,其中,该第一导电类型是p型及第二导电类型是n型。26.如申请专利范围第24项所述之制程,其中,该二氧化矽系由在下之矽层之热氧化所形成。27.如申请专利范围第24项所述之制程,其中,该二氧化矽系由沉积形成。28.如申请专利范围第24项所述之制程,其中,该等氢离子系于包含氢气体之环境中,而退火该中介结构,而被引入二氧化矽层中。29.如申请专利范围第24项所述之制程,其中,该等氢离子是藉由离子植入,而引入二氧化矽层中。30.如申请专利范围第24项所述之制程,更包含除去除了于多晶矽层中为在闸极区域下之外之二氧化矽层。图式简单说明:第一图A是被形成如具有氢离子在氧化层之上边界之虚拟()MOSFET之电子记忆体元件之一实施例的剖面图,及第一图B是该元件之电流电压(I-V)特性简化图。第二图A是示于第一图A之电子记忆体元件以氢离子在其氧化层之下边界之实施例之剖面图,及第二图B是该元件之电流电压(I-V)特性简化图。第三图A是一SIMOX -MOSFET结构之I-V特性图,及第三图B是示于相关插图中之MOS电容器之C-V特性图。第四图A及第四图B分别示出造成该衰变之氢离子之迁移之汲极电流衰变及剖面代表图。第五图示出汲极电流之衰变启始速率为闸极偏压之函数之代表图。每一资料点代表第四图A中之I-t曲线之启始斜率。不同I-t曲线系首先藉由施加一+60伏之基底偏压5分钟,以累积离子于氧化层及上矽层间之界面上,随后切换至不同负基底偏压。虚线系为y=ax2配合资料之最小平方(a=0.002)。第六图A是正规化汲极电流之衰变之启始率之阿亨尼斯图。该等资料系于第五图中所取,首先藉由施加一+60伏基底电压5分钟,随后在不同基底温度切换至-10伏之基底电压。第六图B示出汲极电流之正规化衰变对于摄氏73度之时间。第七图是该电子记忆体元件之另一实施例之剖面图,其中,一内藏记忆体元件,用以配合上在相同矽基底上之非记忆体元件。第八图是用于第七图元件之量测得之I-V特性图。第九图是于室温时之第七图之元件之保持特性图。第十图是于高温时之第七图之元件之保持特性图。第十一图A及第十一图B是本发明之记忆体元件及一传统电子记忆体元件之忍受及辐射忍受反应图。第十二图是用于反射之光学记忆体元件之剖面图。第十三图是用于穿透之光学记忆体元件之剖面图。 |
