| 主权项 |
1.一种半导体记忆装置,其特征系具有于半导体基体主面,配置各驱动MISFET和电荷储存容量元件所构成之复数记忆格的记忆格阵列的一部分,和于该记忆格阵列一部分之周边配置复数之MISFET所构成之周边电路的周边电路部,该记忆格阵列之一部分系设置设于周边电路部所定厚度之第1层间绝缘膜的沟,于具有该沟之记忆格阵列的一部分设置位元线,位于该位元线上配置电荷储存容量元件,被覆该电荷储存容量元件及第1之层间绝缘膜地,设置第2之层间绝缘膜于该第2之层间绝缘膜上设置复数之配线层。2.一种半导体记忆装置,其特征系于半导体基体主面,具有配置各驱动MISFET和电荷储存容量元件所构成之复数记忆格的记忆格阵列的一部分,和于该记忆格阵列一部分之周边配置复数之MISFET所构成之周边电路的周边电路部,该记忆格阵列之一部分系设置设于周边电路部所定厚度之第1层间绝缘膜的沟,于该第1层之层间绝缘膜设置连接孔,于该连接孔在MISFET电气连接之第1导体层所成柱塞被加以埋设,于具有该沟之记忆格阵列的一部分设置位元线,位于该位元线上配置电荷储存容量元件,位于该位元线上配置复数之电荷储存容量元件,对该复数之电荷储存容量元件的共通板电极,被覆此待电荷储存容量元件的储存节点的下部电极地,介在介电质膜加以设置,该板电极之一部分则延伸于前述周边电路部的第1层间绝缘膜加以设置,设置被覆该板电极及第1之层间绝缘膜的第2之层间绝缘膜,于该第2之层间绝缘膜,位于经由前述板电极之一部分上及第1之导体层所成柱塞上,设置复数连接孔,于各该第2之层间绝缘膜的连接孔,于该第2之层间绝缘膜之连接孔,埋入连接于板电极之一部分及第1之导体层所成柱塞的前述第2导体层所成柱塞,于经由设于此等第2之层间绝缘膜所成柱塞,各连接之复数配线层则设于前述第2之层间绝缘膜。3.一种半导体记忆装置,其特征系于半导体基体内,选择性设置浅沟元件分离膜,于设置该浅沟元件分离膜之半导体基体主面,具有配置各驱动MISFET和电荷储存容量元件所构成之复数记忆格的记忆格阵列的一部分,和于该记忆格阵列一部分之周边配置复数之MISFET所构成之周边电路的周边电路部,该记忆格阵列之一部分系设置设于周边电路部所定厚度之第1层间绝缘膜的沟,于该第1层之层间绝缘膜设置连接孔,于该连接孔在MISFET电气连接之第1导体层所成柱塞被加以埋设,于具有该沟之记忆格阵列的一部分设置位元线,位于该位元线上配置电荷储存容量元件,位于该位元线上配置复数之电荷储存容量元件,对该复数之电荷储存容量元件的共通板电极,被覆此待电荷储存容量元件的储存节点的下部电极地,介在介电质膜加以设置,该板电极之一部分则延伸于所述周边电路部的第1层间绝缘膜加以设置,设置被覆该板电极及第1之层间绝缘膜的第2之层间绝缘膜,于该第2之层间绝缘膜,位于经由前述板电极之一部分上及第1之导体层所成柱塞上,设置复数连接孔,于各该第2之层间绝缘膜的连接孔,于该第2之层间绝缘膜之连接孔,埋入连接于板电极之一部分及第1之导体层所成柱塞的前述第2导体层所成柱塞,于经由设于此等第2之层间绝缘膜所成柱塞,各连接之复数配线层则设于前述第2之层间绝缘膜。4.一种半导体记忆装置之制造方法,针对具有于半导体基体主面,配置欲各驱动MISFET和电荷储存容量元件所构成之复数记忆格的记忆格阵列的一部分,和于该记忆格阵列一部分之周边配置复数之MISFET所构成之周边电路的周边电路部之半导体记忆装置的制造方法中,其特征系形成位元线后,于周边电路部上方,局部地将周边电路部经由第1之层间绝缘膜加以被覆地设置沟,于该沟形成复数之电荷储存容量元件,于缓和记忆格阵列的一部分和周边电路部之阶差的半导体主面上,形成第2之层间绝缘膜,于该第2之层间绝缘膜上,图案形成复数之配线层。5.一种半导体记忆装置,针对构成记忆格阵列部和周边电路部的半导体记忆装置中,其特征系于上述周边电路部之上方,形成局部被覆上述周边电路部的第1层间膜者。6.如申请专利范围第5项所述之半导体记忆装置,其中,于前述第1之层间膜,具有贯穿其中之第1导体者。7.如申请专利范围第6项所述之半导体记忆装置,其中,形成被覆前述记忆格阵列部和前述周边电路整体的第2层间膜,于上述第2层间膜具有贯穿其中之至少2个第2之导体,上述第2之导体之一方系与前述第1之导体接触。8.如申请专利范围第7项所述之半导体记忆装置,其中,于前述第1之层间膜上之一部分,延伸存在记忆格阵列部之电容器之上部电极者。9.如申请专利范围第8项所述之半导体记忆装置,其中,自前述第2之层间膜之表面,至前述第1之层间膜表面之距离,和延伸存在于前述第1层间膜之上部电极至下面的距离为相等者。10.如申请专利范围第9项所述之半导体记忆装置,其中,前述第2之导体之另一方系于前述上部电极和前述第1之层间膜之上方加以接触者。11.如申请专利范围第10项所述之半导体记忆装置,其中,于前述第2之层间膜上形成绝缘膜,于上述绝缘膜具有贯穿其中之第3导体,上述第3导体系与前述第2之导体的另一方电气性地加以连接者。12.如申请专利范围第5至11项之任一项所述之半导体记忆装置,其中,前述第1之层间膜上面,则较前述记忆格阵列部之电容器之上面为低者。13.一种半导体记忆装置,其特征系由记忆格阵列和周边电路所成,该记忆格阵列一部分之上部电极之下面的一部分,较该记忆格阵列一部分之下部电极之下面为高者。14.一种半导体积体电路装置,针对构成记忆格阵列一部分和周边电路部之半导体积体电路装置,其特征系具有于半导体基板之记忆格阵列一部分主面上及周边电路部主面上,各别形成之层间绝缘膜,和埋入形成于该记忆格阵列一部分主面上之层间绝缘膜内之筒型电容器,和设于形成于该周边电路部主面上之层间绝缘膜的第1导体柱塞和连接于该第1导体柱塞之第2导体柱塞者。15.如申请专利范围第14项所记载之半导体积体电路装置,其中,前述第1之导体柱塞和连接于该第1之导体柱塞的第2之导体柱塞系由不同之材料所成者。16.如申请专利范围第15项所记载之半导体积体电路装置,其中,前述第1之导体柱塞系由较第2之导体柱塞为低之融点材料所成者。17.如申请专利范围第14项所记载之半导体积体电路装置,其中,于前述半导体基板主面,设置画分记忆格阵列一部分和周边电路部之浅沟元件分离范围,于该浅沟元件分离范围上,设置前述电容器之板供电连接部者。18.一种半导体积体电路装置之制造方法,针对构成记忆格阵列一部分和周边电路部之半导体积体电路装置之积造方法,其特征系由于半导体基板之记忆恪阵列一部分主面及周边电路部主面上,形成层间绝缘膜之工程,和于形成于该周边电路部主面上之层间绝缘膜,形成第1之导体柱塞的工程,和之后形成于该记忆格阵列一部分主面上之层间绝缘膜内,形成筒型之电容器的工程,和于该周边电路部主面上,形成其他之层间绝缘膜的工程,和于该其他之层间绝缘膜形成穿孔之工程,和透过该穿孔,形成连接于第1之导体柱塞之第2之导体柱塞的工程所成者。19.如申请专利范围第18项所记载之半导体积体电路装置之制造方法,其中,前述第1之导体柱塞系由较第2之导体柱塞为低融点之材料所形成者。图式简单说明:第一图本发明之半导体记忆装置之截面图。第二图以往技术之截面图。第三图本发明之半导体记忆装置之一制造工程的截面图。第四图本发明之半导体记忆装置之一制造工程的截面图。第五图本发明之半导体记忆装置之一制造工程的截面图。第六图本发明之半导体记忆装置之一制造工程的截面图。第七图本发明之半导体记忆装置之一制造工程的截面图。第八图本发明之半导体记忆装置之一制造工程的截面图。第九图本发明之半导体记忆装置之一制造工程的截面图。第十图本发明之半导体记忆装置之一制造工程的截面图。第十一图本发明之半导体记忆装置之一制造工程的截面图。第十二图本发明之半导体记忆装置之一制造工程的截面图。第十三图本发明之半导体记忆装置之一制造工程的截面图。第十四图本发明之半导体记忆装置之一制造工程的截面图。第十五图本发明之半导体记忆装置之一制造工程的截面图。第十六图本发明之半导体记忆装置之一制造工程的截面图。第十七图本发明之半导体记忆装置之一制造工程的截面图。第十八图本发明之半导体记忆装置之一制造工程的截面图。第十九图本发明之半导体记忆装置之一制造工程的截面图。第二十图本发明之半导体记忆装置之一制造工程的截面图。第二十一图本发明之半导体记忆装置之一制造工程的截面图。第二十二图本发明之半导体记忆装置之一制造工程的截面图。第二十三图本发明之半导体记忆装置之一制造工程的截面图。第二十四图本发明之半导体记忆装置之一制造工程的截面图。第二十五图本发明之半导体记忆装置之一制造工程的截面图。第二十六图本发明之半导体记忆装置之一制造工程的截面图。第二十七图本发明之半导体记忆装置之一制造工程的截面图。第二十八图本发明之半导体记忆装置之一制造工程的截面图。第二十九图本发明之半导体记忆装置之一制造工程的截面图。第三十图本发明之半导体记忆装置之一制造工程的截面图。第三十一图本发明之半导体记忆装置之一制造工程的截面图。第三十二图本发明之半导体记忆装置之一制造工程的截面图。第三十三图本发明之半导体记忆装置之一制造工程的截面图。第三十四图本发明之半导体记忆装置之一制造工程的截面图。第三十五图本发明之半导体记忆装置之一制造工程的截面图。第三十六图本发明之半导体记忆装置之一制造工程的截面图。第三十七图本发明之半导体记忆装置之一制造工程的截面图。第三十八图本发明之半导体记忆装置之一制造工程的截面图。第三十九图本发明之半导体记忆装置之一制造工程的截面图。第四十图本发明之半导体记忆装置之一制造工程的截面图。第四十一图本发明之半导体记忆装置之一制造工程的截面图。第四十二图本发明之半导体记忆装置之一制造工程的截面图。第四十三图本发明之半导体记忆装置之一制造工程的截面图。第四十四图本发明之半导体记忆装置之一制造工程的截面图。第四十五图本发明之半导体记忆装置之一制造工程的截面图。第四十六图本发明之半导体记忆装置之一制造工程的截面图。第四十七图显示本发明之一实施形态之半导体记忆装置(布局)的平面图。第四十八图显示本发明之其他实施形态之半导体记忆装置(布局)的平面图。第四十九图显示本发明之半导体记忆装置之光罩布局的平面图。第五十图本发明之半导体记忆装置之一制造工程的截面图。第五十一图本发明之半导体记忆装置之一制造工程的截面图。第五十二图本发明之半导体记忆装置之一制造工程的截面图。第五十三图本发明之半导体记忆装置之一制造工程的截面图。第五十四图本发明之半导体记忆装置之一制造工程的截面图。第五十五图本发明之半导体记忆装置之一制造工程的截面图。第五十六图本发明之半导体记忆装置之一制造工程的截面图。第五十七图本发明之半导体记忆装置之一制造工程的截面图。 |
