| 主权项 |
1.一种于一半导体晶片表面制作一金属氧化半导体(metal oxide semiconductor, MOS)电晶体的制作方法,该半导体晶片表面包含有一矽基底(silicon substrate),以及一介电层设于该矽基底表面,该制作方法包含有下列步骤:于该介电层表面之至少一预定区域上生成一闸极(gate);于该半导体晶片表面均匀地形成一第一氧矽层,该第一氧矽层系覆盖于该闸极表面;进行一第一离子布植(ion implantation)制程,于该闸极两侧之矽基底表层形成二掺杂区,做为该MOS电晶体之轻掺杂汲极(lightly doped drain);于该半导体晶片表面均匀地形成一第二氧矽层,该第二氧矽层系覆盖于该第一氧矽层表面;于该第二氧矽层表面形成一牺牲层;进行一第一蚀刻制程以去除该闸极上方之牺牲层并使一预定高度之该闸极顶部凸出于该残留之牺牲层之上;进行一第二蚀刻制程以去除该闸极顶部位于该凸出部分表面之第一与第二氧矽层;完全去除该牺牲层;于该半导体晶片表面均匀地形成一氮矽层,该氮矽层系覆盖于该闸极之凸出部分以及该第一及第二氧矽层表面;进行一第三蚀刻制程以垂直向下去除位于该闸极上方之氮矽层并位于该闸极周围之氮矽层形成侧壁子(spacer);以及进行一第二离子布植(ion implantation)制程,使该侧壁子外缘之矽基底上形成二掺杂区,做为该MOS电晶体的源极(source)及汲极(drain)。2.如申请专利范围第1项之制作方法,其中该介电层系;由二氧化矽(silicondioxide, SiO2)所构成,用来做为该MOS电晶体的闸极氧化层(gate oxide)。3.如申请专利范围第1项之制作方法,其中该闸极包含有一由掺杂多晶矽(doped poly-silicon)层所构成之导电层,设于该介电层表面之该预定区域上,以及一金属矽化物(silicide)层,设于该掺杂多晶矽层之上,用来降低该导电层之介面电阻値。4.如申请专利范围第3项之制作方法,其中该金属矽化物层系由矽化钨(tungsten silicide, WSix)所构成。5.如申请专利范围第3项之制作方法,其中在该闸极表面另设有一氮矽层,用来做为保护层(passivation layer),以及一氮氧矽层,做为抗反射层(anti-reflection coating, ARC)。6.如申请专利范围第1项之制作方法,其中该第一氧化矽层与第二氧化矽层之厚度皆约为100。7.如申请专利范围第1项之制作方法,其中该牺牲层系由一光阻(photoresist)所构成。8.如申请专利范围第1项之制作方法,其中该第一蚀刻制程系为一回蚀刻制程(etch back),用来均匀地去除该闸极上方之牺牲层并使一预定高度之该闸极顶部凸出于该残留之牺牲层之上。9.如申请专利范围第1项之制作方法,其中该第二蚀刻制程系为一利用缓冲式氧化层蚀刻液(buffer oxide etcher, BOE)来做为蚀刻溶液之湿蚀刻(wet etching)制程。10.如申请专利范围第1项之制作方法,其中该第三蚀刻制程系为一非等向性乾蚀刻(anisotropic dry etching)制程。11.如申请专利范围第1项之制作方法,其中该MOS电晶体系为一动态随机存取记忆体(dynamic random access memory, DRAM)之记忆单元(memory cell)中的开关电晶体(pass transistor)。图式简单说明:第一图至第四图为习知制作MOS电晶体的方法示意图。第五图为形成于第四图所示之MOS电晶体上的接触插塞的剖面示意图。第六图至第十四图为本发明制作MOS电晶体的方法示意图。第十五图为形成于第十四图所示之MOS电晶体上的接触插塞的剖面示意图。 |
