| 主权项 |
1.一种静电放电缓冲装置,系并联于一静电放电保护装置而连接于一接合垫与一接地线之间;且该静电放电缓冲装置系设置于一半导体基板上,包括:一闸极,系绝缘地设置于该半导体基板上;一第一掺杂区,设置于该闸极之一侧下方之该半导体基板内,且耦合至该接地线;一第二掺杂区,系设置于该闸极之另一侧之该半导体基板内;一第三掺杂区,系设置于该半导体基板内,且耦合至该接合垫;以及一电阻区,系设置于该半导体基板内,且连接于该第三掺杂区与该第二掺杂区,当有静电放电应力及于该接合垫时,该电阻层促使该静电放电应力是藉由该静电放电保护装置而释放。2.一种静电放电缓冲装置,系并联于一静电放电保护装置而连接于一接合垫与一接地线之间;且该静电放电缓冲装置系设置于一半导体基板上,包括:一闸极,系绝缘地设置于该半导体基板上;一第一掺杂区,设置于该闸极之一侧下方之该半导体基板内,且耦合至该接地线;一第二掺杂区,系设置于该闸极之另一侧之该半导体基板内;一第三掺杂区,系设置于该半导体基板内,且耦合至该接合垫;以及一电阻层,系绝缘地设置于该半导体基板上,并连接该第三掺杂区与该第二掺杂区,当有静电放电应力及于该接合垫时,该电阻层促使该静电放电应力是藉由该静电放电保护装置而释放。3.一种静电放电缓冲装置,系并联于一静电放电保护装置而连接于一接合垫与一接地线之间;且该静电放电缓冲装置系设置于一半导体基板上,包括:一闸极,系绝缘地设置于该半导体基板上;一第一掺杂区,设置于该闸极之一侧下方之该半导体基板内,且耦合至该接地线;一第二掺杂区,系设置于该闸极之另一侧之该半导体基板内;一第三掺杂区,系设置于该半导体基板内,且耦合至该接合垫;以及一电阻层,系埋设于该半导体基板内,并连接该第三掺杂区与该第二掺杂区,当有静电放电应力及于该接合垫时,该电阻层促使该静电放电应力是藉由该静电放电保护装置而释放。4.如申请专利范围第1项所述之静电放电缓冲装置,其中,该电阻区系为一井区,且于该井区内所掺杂之离子电性系与该第一、第二、与第三掺杂区内之离子电性相同。5.如申请专利范围第2项所述之静电放电缓冲装置,其中,该电阻层系经由一二氧化矽层而设置于该半导体基板上。6.如申请专利范围第2或5项所述之静电放电缓冲装置,其中,该电阻层系为一复晶矽层。7.如申请专利范围第3项所述之静电放电缓冲装置,其中,该电阻层系为一掩埋层,且其中所浓掺杂之离子电性系与该第一、第二、第三掺杂区内之离子电性相同。8.如申请专利范围第1.2或3项所述之静电放电缓冲装置,其中,在该接合垫与该第一、第二、与第三掺杂区之表面系形成一层金属矽化物层。9.如申请专利范围第1.2或3项所述之静电放电缓冲装置,其中,该半导体基板系为矽基板。10.如申请专利范围第1.2或3项所述之静电放电缓冲装置,其中,该闸极系经由一闸氧化层而设置于该半导体基板上。图式简单说明:第一图显示一防止静电放电之保护电路图;第二图为依据本发明第一实施例之静电放电缓冲装置其剖面图;第三图为依据本发明第二实施例之静电放电缓冲装置之剖面图;以及第四图为依据本发明第三实施例之静电放电缓冲装置之剖面图。 |
