| 主权项 |
1.一种堆叠式可挠性电路晶片封装,包括:一挠性电路,包括:一可挠性基底,具有二面通常为平坦的上表面及下表面;一导电图案,位于基底之上;一线架,贴附于挠性电路的基底之上;及一积体电路晶片,至少一部份被线架包围并与导电图案电性连接;其中基底绕着且贴附至一部份线架,使得导电图案定义出第一及第二部份,该第一部份与第二部份每个可与其他可堆叠整合晶片封装电性连接。2.根据申请专利范围第1项之晶片封装,其中线架定义出一中央开口,用以接收积体电路晶片、上表面及下表面;线架的上表面及下表面贴附于基底的上表面;及基底绕着线架,使得导电图案的第一部份跨越线架的一部份下表面而导电图案的第二部份跨越线架的一部份上表面。3.根据申请专利范围第2项之晶片封装,其中线架通常为矩形结构,定义出一对纵向侧边及一对横向侧边;及基底绕着线架的纵向侧边,使得导电图案的第一部份及第二部份跨越线架下表面及上表面,而该第一部份及第二部份彼此相距一定距离且互相平行。4.根据申请专利范围第3项之晶片封装,其中基底通常为矩形结构,定义出一对纵向边缘区段及一对横向边缘区段;导电图案沿着基底的下表面延伸至其纵向边缘区段;及基底绕着线架的纵向侧边,使得基底的纵向边缘区段分别沿着线架纵向侧边延伸。5.根据申请专利范围第4项之晶片封装,其中基底的大小配合线架,使得线架横向侧边分别突出基底横向边缘区段,而且基底的纵向边缘区段分别延伸至线架的中央开口。6.根据申请专利范围第5项之晶片封装,更包括一对散热片,该散热片分别贴附于线架的横向侧边。7.根据申请专利范围第1项之晶片封装,其中导电图案包括:第一组导电垫,配置于基底的下表面之上;及第二组导电垫,配置于基底的上表面之上并且分别与第一组导电垫电性连接;积体电路晶片电性连接第二组导电垫。8.根据申请专利范围第7项之晶片封装,更包括数个金属凸块,该金属凸块分别与第一组导电垫电性连接。9.根据申请专利范围第7项之晶片封装,其中第二组导电垫与第一组导电垫的分布相同,使得第二组导电垫分别对准并电性连接第一组导电垫。10.根据申请专利范围第7项之晶片封装,其中积体电路晶片,包括一主体,具有通常为平坦的上表面及下表面;及数个接触窗,位于主体的下表面;积体电路晶片的接触窗分别与第二组导电垫电性连接。11.根据申请专利范围第10项之晶片封装,其中接触窗配置于主体的下表面上,分布情形与第二组导电垫相同。12.根据申请专利范围第10项之晶片封装,其中积体电路晶片分别经由通孔与第二组导电垫电性连接。13.根据申请专利范围第10项之晶片封装,更包括一环氧树脂层,介于主体下表面与基底上表面之间。14.根据申请专利范围第10项之晶片封装,其中积体电路晶片选自由下列所组成之族群:一覆晶元件;及一小间距BGA元件。15.根据申请专利范围第1项之晶片封装,其中基底利用丙烯系黏着薄膜贴附于线架。16.根据申请专利范围第1项之晶片封装,其中基底由聚亚醯胺做成,厚度为大约1mil到大约8mil。17.根据申请专利范围第1项之晶片封装,其中线架由填充热强化材料的塑胶材料做成。18.根据申请专利范围第1项之晶片封装,其中线架由金属材料做成。19.根据申请专利范围第1项之晶片封装,进一步堆叠第二晶片封装于该晶片封装上,其中第二晶片封装之导电图案的第一部份电性连接晶片封装之导电图案的第二部份。20.根据申请专利范围第19项之晶片封装,其中晶片封装经由Z轴薄膜材料彼此电性连接。21.一种堆叠式可挠性电路晶片封装,包括一挠性电路,包括:一可挠性基底,具有二面通常为平坦的上表面及下表面;一导电图案,位于基底之上;一线架,贴附于挠性电路的基底之上;及一积体电路晶片,与导电图案电性连接;其中基底绕着且贴附至少一部份积体电路晶片,使得导电图案定义出第一及第二部份,该第一部份与第二部份每个可与其他可堆叠整合晶片封装电性连接。22.根据申请专利范围第21项之晶片封装,其中导电图案包括:第一组导电垫,配置于基底的下表面之上;及第二组导电垫,配置于基底的上表面之上并且分别与第一组导电垫电性连接;积体电路晶片电性连接第二组导电垫。23.根据申请专利范围第22项之晶片封装,更包括数个铜凸块,该铜凸块分别与第一组导电垫电性连接。24.根据申请专利范围第22项之晶片封装,其中第二组导电垫与第一组导电垫的分布相同,使得第二组导电垫分别对准并电性连接第一组导电垫。25.根据申请专利范围第22项之晶片封装,其中整合晶片封装,包括一主体,具有通常为平坦的上表面及下表面;数个接触窗,位于主体的下表面;及积体电路晶片的接触窗分别与第二组导电垫电性连接。26.根据申请专利范围第25项之晶片封装,其中接触窗配置于主体的下表面上,分布情形与第二组导电垫相同。27.根据申请专利范围第25项之晶片封装,其中积体电路晶片的接触窗分别经由通孔贴附于第二组导电垫。28.根据申请专利范围第25项之晶片封装,更包括一环氧树脂层,介于主体下表面与基底上表面之间。29.根据申请专利范围第25项之晶片封装,其中积体电路晶片选自由下列所组成之族群:一覆晶元件;及一小间距BGA元件。30.根据申请专利范围第25项之晶片封装,其中积体电路晶片的主体具有通常为矩形的结构,定义出一对纵向侧边及一对横向侧边;基底具有通常为矩形的结构,定义出一对纵向边缘区段及一对横向边缘区段;导电图案沿着基底的下表面延伸至其纵向边缘区段;及基底绕着线架的纵向侧边,使得基底的纵向边缘区段分别沿着主体上表面延伸,该些区段彼此相距一定距离且互相平行,导电图案的第一部份及第二部份彼此相距一定距离且互相平行,该些部份分别跨越过积体电路晶片主体之下表面及上表面。31.根据申请专利范围第21项之晶片封装,其中基底利用丙烯系黏着薄膜贴附于积体电路晶片。32.根据申请专利范围第21项之晶片封装,其中基底由聚亚醯胺做成,厚度为大约1mil到大约8mil。33.一种堆叠式可挠性电路晶片,包括一挠性电路,包括:一可挠性基底,具有通常为平坦的上表面及下表面;一导电图案,位于下表面之上;一积体电路晶片,与导电图案电性连接;其中基底折叠且贴附本身,使得导电图案定义出第一及第二部份,该第一部份与第二部份每个可与其他可堆叠整合晶片封装电性连接。34.根据申请专利范围第33项之电路晶片,其中导电图案包括第一组导电垫,配置于基底的下表面之上;及第二组导电垫,配置于基底的上表面之上并分别电性连接第一组的导电垫;其中积体电路晶片与第二组导电垫电性连接。35.根据申请专利范围第34项之电路晶片,更包括数个金属凸块,该金属凸块分别与第一组导电垫电性连接。36.根据申请专利范围第34项之电路晶片,其中第二组导电垫与第一组导电垫的分布相同,使得第二组导电垫分别对准并电性连接第一组导电垫。37.根据申请专利范围第34项之电路晶片,其中整合晶片封装,包括一主体,具有通常为平坦的上表面及下表面;及积体电路晶片的接触窗分别与第二组导电垫电性连接。38.根据申请专利范围第37项之电路晶片,其中接触窗配置于主体的下表面上,分布情形与第二组导电垫相同。39.根据申请专利范围第37项之电路晶片,其中积体电路晶片的接触窗分别经由通孔电性连接于第二组导电垫。40.根据申请专利范围第37项之电路晶片,更包括一环氧树脂层,介于主体下表面与基底上表面之间。41.根据申请专利范围第37项之电路晶片,其中积体电路晶片选自由下列所组成之族群:一覆晶元件;及一小间距BGA元件。42.根据申请专利范围第37项之电路晶片,其中积体电路晶片的主体具有通常为矩形的结构,定义出一对纵向侧边及一对横向侧边;基底具有通常为矩形的结构,定义出一对纵向边缘区段及一对横向边缘区段;导电图案沿着基底的下表面延伸至其纵向边缘区段;及基底经过折叠,使得基底的纵向边缘区段沿着主体的纵向侧边而且实质上与其平行,导电图案的第一部份及第二部份彼此平行延伸。43.根据申请专利范围第33项之电路晶片,其中基底利用丙烯系黏着薄膜贴附于积体电路晶片。44.根据申请专利范围第33项之电路晶片,其中基底由聚亚醯胺做成,厚度为大约1mil到大约8mil。45.一种组装堆叠式可挠性积体电路晶片的方法,包括:(a)将积体电路晶片电性连接于可挠性电路之可挠性基底上的导电图案;(b)将线架贴附于可挠性电路,使得线架至少部份包围积体电路晶片;(c)将可挠性电路晶片绕在并固定于至少一部份的线架上,使得导电图案定义出第一部份及第二部份,该第一部份及第二部份可电性连接于至少一个其他堆叠式积体电路晶片。46.根据申请专利范围第45项之方法,其中积体电路晶片包括数个接触窗,该接触窗上面涂覆有焊料,而且步骤(a)包括(1)将助焊层涂覆在积体电路晶片的接触窗;(2)将积体电路晶片定位于基底上,使得至少一些接触窗紧邻导电图案;及(3)加热积体电路晶片与基底以利于焊料回焊及接触窗电性连接导电图案。47.根据申请专利范围第46项之方法,其中步骤(3)在不超过大约摄氏220度的温度及大约90%氮气及大约10%氢气的大气中完成。48.根据申请专利范围第47项之方法,其中步骤(3)在基底抽真空以保持基底平坦的条件下完成。49.根据申请专利范围第46项之方法,其中步骤(a)更包括(4)沿着积体电路晶片的一侧分布一定数量的环氧树脂在基底上,以利于环氧树脂在积体电路晶片与基底之间卷蕊;及(5)加热积体电路晶片及基底,以利于环氧树脂固化。50.根据申请专利范围第49项之方法,其中步骤(4)在基底于大约摄氏约90度的温度加热时完成;及步骤(5)在温度约摄氏160度加热约5分钟的条件下完成。51.根据申请专利范围第50项之方法,其中步骤(4)及(5)在基底抽真空以维持平坦的条件下完成。52.根据申请专利范围第49项之方法,其中步骤(a)更包括(6)测试积体电路晶片的接触窗与导电图案的电性连接程度。53.根据申请专利范围第45项之方法,其中步骤(b)包括(1)将二条黏着片沿着积体电路晶片另一侧黏合于基底上;(2)钻透基底及个别黏着片,形成一对可挠性接点;及(3)将线架贴附于黏着片。54.根据申请专利范围第53项之方法,其中步骤(1)藉由加热黏着片及基底至大约摄氏140度及施压黏着片约5秒到约10秒的方式完成。55.根据申请专利范围第53项之方法,其中步骤(3)包加热线架、黏着片及基底至大约摄氏140度并且施压线架约20psi的压力大约5秒。56.根据申请专利范围第45项之方法,其中线架定义出两对侧边,及步骤(c)包括(1)将基底定位于间隔配置或可相互移动的包绕指;(2)向下施加线架及积体电路晶片其中至少一个,以强迫线架及积体电路晶片位于包绕指之间,并且利于基底沿着线架对立两侧每一侧向上折叠;(3)将包绕指往彼此移动,以利于基底绕着线架的对立侧边;及(4)将包绕指分开以取出其间的晶片封装。57.根据申请专利范围第56项之方法,其中步骤(3)包括以约摄氏180加热晶片封装约5分钟。58.根据申请专利范围第45项之方法,更包括(d)将晶片封装之导电图案的第二部份电性连接于其他堆叠式积体电路晶片封装之导电图案的第一部份,以形成堆叠晶片组。59.根据申请专利范围第58项之方法,其中步骤(d)包括(1)将Z轴薄膜放在晶片封装之间;及(2)对晶片封装加热加压约1分钟,以固化Z轴薄膜。60.根据申请专利范围第58项之方法,更包括(e)形成数个铜凸块在堆叠晶片组之最下面晶片封装的导电图案的第一部份上;及(f)测试晶片封装彼此的电性连接程度。61.一种组装堆叠式可挠性积体电路晶片的方法,包括:(a)将积体电路晶片电性连接于可挠性电路之可挠性基底上的导电图案;(b)将可挠性电路晶片绕在并固定于至少一部份的积体电路晶片上,使得导电图案定义出第一部份及第二部份,该第一部份及第二部份可电性连接于至少一个其他堆叠式积体电路晶片。62.根据申请专利范围第61项之方法,其中积体电路晶片包括数个接触窗,该接触窗上面涂覆有焊料,而且步骤(a)包括(1)将助焊层涂覆在积体电路晶片的接触窗;(2)将积体电路晶片定位于基底上,使得至少一些接触窗紧邻导电图案;及(3)加热积体电路晶片与基底以利于焊料回和及接触窗电性连接导电图案。63.根据申请专利范围第62项之方法,其中步骤(3)在不超过大约摄氏220度的温度及大约90%氮气及大约10%氢气的大气中完成。64.根据申请专利范围第63项之方法,其中步骤(3)在基底抽真空以保持基底平坦的条件下完成。65.根据申请专利范围第62项之方法,其中步骤(a)包括(4)沿着积体电路晶片的一侧分布一定数量的环氧树脂在基底上,以利于环氧树脂在积体电路晶片与基底之间卷蕊;及(5)加热积体电路晶片及基底,以利于环氧树脂固化。66.根据申请专利范围第65项之方法,其中步骤(4)在基底于大约摄氏约90度的温度加热时完成;及步骤(5)在温度约摄氏160度加热约5分钟的条件下完成。67.根据申请专利范围第66项之方法,其中步骤(4)及(5)在基底抽真空以维持平坦的条件下完成。68.根据申请专利范围第65项之方法,其中步骤(a)更包括(6)测试积体电路晶片的接触窗与导电图案的电性连接程度。69.根据申请专利范围第61项之方法,其中积体电路晶片定义出两对侧边,及步骤(b)包括(1)将基底定位于间隔配置或可相互移动的包绕指;(2)向下施加积体电路晶片,以强迫积体电路晶片位于包绕指之间,并且利于基底沿着对立两侧每一侧向上折叠;(3)将包绕指往彼此移动,以利于基底绕着线架的对立侧边;及(4)将包绕指分开以取出其间的晶片封装。70.根据申请专利范围第69项之方法,其中步骤(3)包括以约摄氏180加热晶片封装约5分钟。71.根据申请专利范围第61项之方法,更包括(c)将晶片封装之导电图案的地按部份电性连接于其他堆叠式积体电路晶片封装之导电图案的第一部份,以形成堆叠晶片组。72.根据申请专利范围第71项之方法,其中步骤(c)包括(1)将Z轴薄膜放在晶片封装之间;及(2)对晶片封装加热加压约1分钟,以固化Z轴薄膜。73.根据申请专利范围第71项之方法,更包括(d)形成数个铜凸块在堆叠晶片组之最下面晶片封装的导电图案的第一部份上;及(e)测试晶片封装彼此的电性连接程度。74.一种组装堆叠式积体电路晶片的方法,包括(a)电性连接积体电路晶片至可挠性电路之可挠性基底上的导电图案;及(b)将可挠性电路折叠并固定于其本身一部份之上,使得导电图案定义出第一部份及第二部份,该些部份每个可电性连接至少一个其他堆叠式积体电路晶片封装。图式简单说明:第1图系为根据专利申请案第09/305,584号所构成之四边可挠性电路晶片封装的立体上视图;第2图系为第1图所示之四边可挠性电路晶片封装的立体下视图;第3图系为根据本发明第一具体实施例所构成之二边可挠性电路晶片封装的立体上视图;第4图系为第3图所示晶片封装之立体下视图;第5图系为第3图及第4图所示之第一具体实施例,晶片封装之可挠性电路的下视图;第6图系为第3图所示之第一具体实施例晶片封装的部份剖面图;第7图系为一种堆叠晶片组的分解剖面图,其中堆叠晶片组包括数个根据第一具体实施例构成的晶片封装,该图式更说明铜凸块,其形成于最下面晶片封装之挠性电路的导电图案上;第8图系为组装根据第一具体实施例之晶片装所成的堆叠晶片组的立体上视图,其更说明一对散热片,其中散热片分别贴附于堆叠晶片组里面晶片封装线架的横端;第9图系为堆叠晶片组的立体上视图,其中晶片封装包括视需要构成、延伸的线架;第10-15图说明有利于组装本发明第一具体实施例之晶片封装的步骤顺序;第16a-16e图系说明包含于第13图所示之组装步骤的步骤顺序;第17图系为根据本发明第二具体实施例所构成之二边挠性电路晶片封装的立体上视图;第18图系为第17图所示第二具体实施例之晶片封装的立体下视图;第19图系为第17图所示第二具体实施例之晶片封装的部份剖面图;及第20图系为根据本发明第三具体实施例所构成之二边挠性电路晶片封装的部份剖面图。 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