| 主权项 |
1.一种半导体元件,包括:一第一介电层,形成于一基底上;一第二介电层,形成于该第一介电层上;一插塞,穿过该第一介电层与该第二介电层;一第三介电层,形成于该插塞之上;以及一第一焊垫,以一第一蚀刻终止材料形成,覆盖于该插塞顶端表面上,且位于该第三介电层下方。2.如申请专利范围第1项所述之半导体元件,其中该焊垫在移除部分的该第二介电层以后,形成残留的一空隙区域中。3.如申请专利范围第1项所述之半导体元件,进一步包括:一第一电路区域,形成于该第一介电层中,该第一电路区域包括该插塞;以及一第二电路区域,形成于该第一介电层中,该第二电路区域包括至少一导线以及至少形成于该导线侧壁之一间隙壁,该间隙壁采用与作为该第一接着垫相同之该第一蚀刻终止材料。4.如申请专利范围第1项所述之半导体元件,其中该第三介电层与该第一蚀刻终止材料为相同材质。5.如申请专利范围第1项所述之半导体元件,进一步包括由一第二蚀刻终止材料形成之一第二焊垫,覆盖于该插塞与该第一终止材料组成之该第一焊垫之上,选择性的定义该第二蚀刻终止材料形成之该第二焊垫,使其仅覆盖包括该插塞之该半导体元件之一区域。6.如申请专利范围第5项所述之半导体元件,其中该第三介电层与该第一、第按蚀刻终止材料为相同材质。7.如申请专利范围第1项所述之半导体元件,进一步包括:一第一电路区域,形成于该第一介电层中,该第一电路区域包括该插塞:以及一第二电路区域,形成于该第一介电层中,该第二电路区域包括至少一导线以及至少形成于该导线侧壁之一间隙壁,该间隙壁采用与作为该第一接着垫相同之该第一蚀刻终止材料,藉以使该间隙壁与该第一焊垫同时形成。8.如申请专利范围第1项所述之半导体元件,其中该第三介电层相对于该第二介电层具有一蚀刻选择比。9.如申请专利范围第1项所述之半导体元件,其中该第三介电层包括蚀刻终止材料。10.一种制造半导体元件的方法,包括:形成一第一介电层于一基底上;形成一第二介电层于该第一介电层上;形成一插塞穿过该第一介电层与该第二介电层;形成一第三介电层,覆盖于该插塞与该第二介电层上方;移除位于该插塞顶端之部分该第二介电层,藉以在位于该插塞顶端之该第二介电层内与该第三介电层下形成一空隙区域;以及于该空隙区域中形成用一第一蚀刻终止材料构成之一第一焊垫。11.如申请专利范围第10项所述之方法,进一步包括:在该第一介电层中形成一第一电路区域,该第一电路区域包括该插塞;以及在该第一介电层中形成一第二电路区域,该第二电路区域包括至少一导线。12.如申请专利范围第11项所述之方法,进一步包括于当在该空隙区域中形成由该第一蚀刻终止材料构成之该焊垫时,在该导线之侧壁形成由第一蚀刻终止材料构成之一间隙壁。13.如申请专利范围第10项所述之方法,其中该第三介电层与该第一蚀刻终止材料为相同材质。14.如申请专利范围第10项所述之方法,进一步包括在该插塞之顶端表面以及由该第一蚀刻终止材料构成之该第一焊垫上形成由一第二蚀刻终止材料构成之一第二焊垫。15.如申请专利范围第14项所述之方法,其中该第三介电层与该第一及该第二蚀刻终止材料为相同材质。16.如申请专利范围第14项所述之方法,其中形成该第二蚀刻终止材料构成之该第二焊垫的步骤包括:形成一第二蚀刻终止材料层于该元件上;以及选择性移除该第二蚀刻终止材料层,以在该插塞上方留下由该第二蚀刻终止材料构成之该第二焊垫。17.如申请专利范围第10项所述之方法,其中该移除步骤移除了该插塞之一顶端区域,以进一步暴露出位于该插塞顶端之该第二介电层。图式简单说明:第1图绘示为习知的一种多层内连线结构之剖面图,说明蚀刻终止层的运用;第2图绘示为根据本发明一较佳实施例,使用选择性定义的蚀刻终止层之结构剖面图;第3A图至第3F图绘示根据本发明一较佳实施例,说明在包括记忆胞与周边电路的多层记忆体元件内于连接插塞上方的空隙中形成蚀刻终止焊垫的使用方式,图示的左右两行系分别沿着垂直轴之结构剖面图;以及第4A图至第4F图绘示根据本发明另一个较佳实施例,说明在包括记忆胞与周边电路的多层记忆体元件内于连接插塞上方的空隙中形成蚀刻终止焊垫的使用方式,图示的左右两行系分别沿着垂直轴之结构剖面图。 |
