| 主权项 |
1.一逻辑电路行列包含配置成至少二串联组之多个电晶体,各组中之各电晶体之导流经路成并联,各电晶体之控制电极分别连接至资料输入线:各组之相接点所形成之各节点,每一上述节点在使用时可经由一电晶体被预充电,此电晶体于各预定时段由时钟信号定时,各串联组之一端在使用中至少就各预选定时段被拉下至低电压,及各串联组之另一端构成行列之一输出端。2.根据上述请求专利部份第1.项之逻辑行列,在其中,各串联组之一端连接至一电晶体;电晶体之控制电极由时钟信号定时控制于选定之各抽样时段3.一种逻辑电路行列包含根据上述请求专利部份第1.项之二逻辑行列,二逻辑行列或背对背配置,每一行列之一端连接至一共同拉下线及每一行列之另一端连接至一静态逻辑电路之各相关输入端。4.包含根据上述请求专利部份第1.,2.或3.项中任一项之逻辑电路行列之一种积体电路。 |
