发明名称 错误侦测与修正记忆系统
摘要 二或更多记忆行列(31,32 )经耦合至二或更多错误侦测与修正EDAC ( error detection and correction ) 电路(33,34)。各记忆行列具有若干记忆装置各具若干输出。各记忆器之输出系划分于诸EDAC之中,以使自单一之记忆装置并无超过此输出系耦合至单一之EDAC。
申请公布号 TW181385 申请公布日期 1992.04.01
申请号 TW080106830 申请日期 1991.08.28
申请人 摩托罗拉公司 发明人 尤金.曲.葛伦德二世;道格拉斯.尔.克拉夫
分类号 G11C29/00 主分类号 G11C29/00
代理机构 代理人 陈长文 台北巿敦化北路二○一号七楼
主权项 1.一种侦测错误于记忆系统之方法,具有第一与第二记忆排列(31,32),各记忆行列具有若干记忆装置,该方法包含之步骤为:储存数据字与正字于该记忆装置以使该数据与修正字各具少于其全部数元储存于第一记忆行列中,而其余之数元则储存于第二记忆行列中:自该记忆行列检复数据与修正字乃藉:转输该数据字之数元(数元数元1)自第一行列(32)之各若干记忆装置之第一部分至第一错误侦测设施(34),转输该数据字之数元(数元2,数元3)自第一行列(32)之各若干记忆装置之第二部分至第二错误侦测设施(33),转输该数据字之数元(数元数元1)自第二行列(31)之各若干记忆装置之第一部分至第一错误侦测设施(34),以及转输该数据字之数元(数元2,数元3)自第二行列(31)之各若干记忆装置之第二部分至第二错误侦测设施(33);以及检核该数据字之错误。2.根据申请专利范围第1项之方法,另外包含之步骤为:转输该修正字之数元自第一行列之各若干记忆装置之第一部分至第一错误値测设施,转输该修正字之数元自第二行列之各若干记忆装置之第二部分至第二错误値测设施,转输该修正字之数元自第二行列之各若干记忆装置之第一部分至第一错误侦测设施,以及转输该修正字之数元自第二行列之各若干记忆装置之第二部分至第二错误侦测设施。3.根据申请专利范围第1项之方法,另外包含检核数据字错误之步骤。4.避免不能侦测或不能修正之方法于记忆系统,包含若干记忆装置各具多数元数据输出,包含之步骤为:自各数据字储存数元于数记忆装置中,以使记忆装置中之字可自超过一数据字而包含数元;自数记忆装置读出字,以获得既定数据字之全部数元;多工化此等记忆装置之多数元数据输出,以使自该既定数据字之数元可存在于多工器之输出。5.根据申请专利范围第4项之方法,其中该记忆系统能以侦测0错误,而其中该储存步骤包含:于任何既定之记忆
地址 美国伊利诺州史坎堡巿东奥冈昆路一三○三号