| 主权项 |
1﹒一种记忆阵列包含:多数个记忆元其中每一记忆元可依两极模式操作,且其中两极模式中之每一模式均经由一第一及第二信号之组合来加以实施;一第一传导线路其可操作以传送第一信号;以及一第二传导线路其实质正交于该第一传导线路,且可操作以传送第二信号。2﹒如申请专利范围第1项之记忆阵列其中该第一传导线路包含止交延伸部,其中该正交延伸部系实质并行于该第二傅导线路而安置。3﹒如申请专利范围第1项之记忆阵列其中每一记忆元均包含一第一装置其交连至一第二装置,其中第一装置之一第一端子系连至第二装置之第一端子,且其中第一装置之一第二端子系达至第二装置之一第二端子,且其中该第一与第二至连系实质相互平行者。4﹒如申请专利范围第1项之记忆阵列其中多数个记忆元中之每一记忆元包含:一第一串联电晶体对;一第二串联电晶体对;以及一对交连电晶体其连接于该第一与第二串联电晶体对之间。5﹒如申请专利范围第1项之记忆阵列其中多数个记忆元中之每一记忆元包含:一第一及第二串联电晶体对,且其中该串联电晶体中之每一电晶体均包含一闸极导体,且其中该第一电晶体之闸极导体为其平面且部分覆盖该第二电晶体之闸极导体。6﹒如申请专利范围第1项之记忆阵列其中多数个记忆元中之每一记忆元包含:相互交连之一第一及第二电晶体,且其中该交连电晶体中之每一电晶体均包含一沟槽电晶体。7﹒如申请专利范围第1项之记忆阵列其中第一模式包含一存取模式且其中第二模式包含一储存模式。8﹒如申请专利范围第1项之记忆阵列其中第一模式包含一存取模式且第一及第二信号于第一模式期间包含非重叠之计时信号,且其中第二模式包含一储存模式且第一及第二信号于第二模式期间包含一高信号。9﹒一种记忆阵列包括多数个一般配置成行与列格式之记忆元,包含:多数个记忆元,其中每一记忆元均可依两种槽式操件,且其中两种模式中之每一模式均经由一第一及第二信号之组合来加以实施,且其中每一记忆元包含:一第一串联电晶体对;一第二串联电晶体对;及一对交连电晶体其连接于第一与第二对串联电晶体之间;一第一传导线路其可操作以传送第一;以及一第二传导线路其实质正交于该第一传导线路,且可操作以传送第二信号,其中该第一传导线路包含正交延伸部,其中该正交延伸部系实质并行于该第二传导线路而安置。10﹒如申请专利范围第9项之记忆阵列其中该对交连电晶体包含一第一及第二电晶体,且其中每一第一及第二电晶体包含:一源极/汲极;及一闸极导体;其中该第一电晶体之闸极导体系藉一第一连接而述至该第二电晶体之源极/汲极处,且其中第二电晶体之闸极导体系藉一第二连接而通至该第二电晶体之源极/汲极处。11﹒如申请专利范围第10项之记忆阵列其中该第一及第二连接系实质相互平行者。12﹒ 如申请专利范围第10项之记忆阵列其中该第一电晶体之闸导体为共平面且部分覆盖该第二电晶体之闸极导体。13﹒ 如申请专利范围第9项之记忆阵列其中该互连电晶体中之第一电晶体均包含一沟槽电晶体。14﹒如申请专利范围第9项之记忆阵列另包含:一第一预定数量之传导线路其并行于该第一传导线路且可操作以传送第一信号;以及一第二预定数量之传导线路其并行于该第二传导线路且可操作以传送第二信号。15﹒如申请专利范围第14项之记忆阵列其中第一预定数量等于阵列中之行数量减1,且其中第二预定数量等于阵列中之列数量减1。16﹒一种形成一记忆阵列之方法包含:形成多数个记忆元,其中每一记忆元可依两种模式操作,且其中两种模式中之每一模式皆可经由第一与第二信号组合来加以实施;形成一第一传导线路其可操作以传送第一信号;以及形成一第二传导线路其实质正交于该第一传导线路且可操作以传送第二信号。17﹒如申请专利范围第16项之方法其中该形成第一传导线路之步骤包含形成正交延伸部,其中正交延伸部系实质并行于第二传线路而安置。18﹒ 如申请专利范围第16项之方法其中该形成记忆元之步骤包含形成一第一装置其交连至一第二装置,其中第一装置之一第一端子连至第二装置之一第一端子,且其中第一装置之一第二端子连至第二装置之一第二端子,且其中第一与第二交连系实质相互并行,而形成者。19﹒如申请专利范围第16项之方法其中该形成记忆元之步骤包含:形成一第一串联电晶体对;形成一第二串联电晶体对;以及形成一对互连电晶体其连接于第一与第二对串联电晶体之间。20﹒如申请专利范围第19项之方法其中该形成交连电晶体对之步骤包含同时形成一供该两交连电晶体用之闸极导体。21﹒如申请专利范围第16项之方法其中该形成记忆元步骤包含形成一第一与第二串联电晶体对,且其中每一串联电晶体均包含一闸极导体,且其中第一电晶体之闸极导体为共平面且部分覆盖第二电晶体之闸极导体。22﹒如申请专利范围第16项之方法其中该形成记忆元之步骤包含为每一记忆元形成一相互交连之第一与第二沟槽电晶体。23﹒一种形成多数个一般配置成行与列格式之记忆元之方法,包含:形成多数个记忆元,其中每一记忆元可依两种模式操作,且其中两种模式中之每一模式均可经由一第一与第二信号之组合来加以实施,且其中该形成每一记忆元之步骤包含:形成一第一串联电晶体对;形成一第二甲办电晶体对;以及形成第一对交连电晶体其连接于第一与第二对串联电晶体之间;形成一第一传导线路其可操作以传送第一信号;以及形成一第二传导线路其实质正交于第一传导线路,且可操作以传送第二信号,其中该形成第一传导线路之步骤包含形成正交延伸部,其中该正交延伸部系实质并行于第二传导线路而安置。24﹒如申请专利范围第23项之方法其中该形成交连电晶体对之步骤包含形成一第一与第二电晶体,且其中该形成每一第一与第二电晶体之步骤包含:形成一源极/汲极;及形成一闸极导体;藉一第一连接而将第一电晶体之闸极导体连至第二电晶体之源极/汲极处;以及藉一第二连接而将第二电晶体之闸极导体速至第二电晶体之源极/汲极处。25﹒如申请专利范围第21项之方法其中该连接第二电晶体之闸极导体之步骤包含形成并于第一连接之第二连接。26﹒如申请专利范围第24项之方法其中该形成第一电晶体之闸极导体之步骤包含形成共平面且部份覆盖第二电晶体之闸极导体之第一电晶体之闸极导体。27﹒如申请专利范围第23项之方法其中该形成交连电晶体之步骤包含形成构槽电晶体。28﹒如申请专利范围第23项之方法另包含:形成一第一预定数量之传导线路共并行于第一传导线路且可操作以传送第一信号;以及形成一第二预定数量之传导线路其并行于第二传导线路且可操作以传送第二信号。29﹒如申请专利范围第28项之方法其中该形成第一预定数量之步骤包含形成若干线路其并行于第一传导线路且等于阵列中之行数量减1,且其中该形成第二预定数量之步骤包含形成若干线路其并行于第二传导线路且等于阵列中之列数量减1。30﹒ 一种存取多数个静态记忆元中一静态记忆元之方法包含:引动一第一字线引动一正交于第一字线之一第二字线使得邻接第一与第二字线之交点之一静态记忆元可被存取,且使得多数个记忆元内之明相邻记忆元不会被同时存取,藉此容许相邻记忆元共用一介于其间之单一位元线。31﹒如申请专利范围第30项之方法其中多数个静态记忆元包含一配置成行与列格式之记忆元阵列,且其中该存取步骤包含存取配置成正方形结构之4个记忆元中之一记忆元,其中正方形结构中之每一记忆元可共用一连至一单一位元线之单一接点。图示简单说明:图1系揭示一习知4T-2R SRAM记忆元;图2系揭示一习知4T-2R SRAM记忆元其采用交换电晶体以为其内之两电阻元件提供等效电阻;图3系揭示依本发明构成及运作之记忆元之示意图;图4A系揭示依本发明构成之记忆元阵列之示意图且具有并联字线;图4B系揭示一记忆元阵列及个别记忆元与个别位元线之间之接点的相互关系之示意图;图4C系揭示依图4A之阵列构成之个别记忆元之空间需求;图5A系揭示依本发明构成之记忆元阵列之示意图且具有正交之字线;图5B系揭示一记忆元阵列及个别记忆元与个别位元线之间之接点之相互关系之视图;围5C系揭示依图5A之阵列构成之个别记忆元之空间需求;图6A系揭示依本发明构成之一记忆元之交连电晶体之示意图;图6B系揭示依本发明构成之一记忆元中之交连电晶体用之另一格式之示意图;图7A系揭示为构成一记忆元阵列所形成之作用区之上视图;图7B系揭示图7A之记忆元区之截面视图;图8A系揭示一上设闸极导体区之记忆元阵列之上视图;图8B系揭示图8A之截面视图,包括一第一闸极导体及一形成于晶膜半导体层内之沟槽;图9A系揭示添加正交闸极导体区之后之上视图;图9B系揭示图9A之截面视图,包括一邻接第一阐极导体之第二闸极导体及一形成于沟槽内之一额外沟槽闸极;图10A系揭示添加局部互连区之后之上视图;图10B系揭示图10A之截面视图,包括局部互连区;图11A系揭示之添加位元线及金属接点之后之上视图;以及图11B系揭示图11A之截面视图,包括以剖面视图显示之位元线及按点此因其形成于图11A所示截面位置之后侧故也。 |
