| 主权项 |
1.一种具记忆格之半导体积体电路装置, 上述记忆格MC系具有:第1及第2驱动用MISFET,及第1及第2负载元件;上述驱动用MISFET之源极及汲极区域系形成于半导体基板内;上述驱动用MISFET之闸极,系介由闸极绝缘膜形成于上述半导体基板之主面上;于上述驱动用MISFET之闸极上部,形成有表面平坦化且用以覆盖上述半导体基板之主面的第1绝缘膜;于上述第1绝缘膜之平坦部上形成有上述负载元件;于上述第1绝缘膜上形成有电连接于上述负载元件的第1半导体膜;连接于上述第1负载元件之第1半导体膜,系经由上述第1绝缘膜所形成第1连接孔,而电连接于上述第1驱动用MISFET之汲极区域;连接于上述第2负载元件之第1半导体膜,系经由上述第1绝缘膜所形成第2连接孔,而电连接于上述第2驱动用MISFET之汲极区域;上述第1半导体膜系形成于上述第1及第2连接孔之侧壁及上部;于上述第1及第2连接孔之侧壁及上部,于上述第1半导体膜上介由上述介电体膜形成有1电极;于上述第1电极供给有第1电位;藉由上述第1半导体膜、第1电极、及介电体膜来构成容量元件。2.如申请专利范围第1项之半导体积体电路装置,其中上述负载元件系由矽膜构成;上述矽膜系与上述第1半导体膜一体形成;上述矽膜之杂质浓度系较上述第1半导体膜之杂质浓度为低。3.如申请专利范围第2项之半导体积体电路装置,其中上述负载元件为高电阻元件R1.R2。4.如申请专利范围第2项之半导体积体电路装置,其中上述负载元件为负载用MISFET Qp1,Qp2,上述矽膜构成上述负载用MISFET之通道区域18N。5.一种半导体积体电路装置之制造方法,系包含有以下工程;准备具主面之半导体基板的工程,具第1及第2负载元件,第1及第2驱动用MISFET之源极及汲极区域系形成于半导体基板内,上述驱动用MISFET之闸极系介由闸极绝缘膜形成于上述半导体基板之主面上,于上述驱动用MISFET之闸极上部,形成有表面平坦化且用以覆盖上述半导体基板之主面的第1绝缘膜的工程;于上述第1绝缘膜形成第1及第2连接孔的工程;于上述第1绝缘膜之平坦部上形成上述负载元件之同时,于上述第1绝缘膜上形成电连接于上述负载元件之第1半导体膜的工程;连接于上述第1负载元件之第1半导体膜,系经由上述第1绝缘膜所形成第1连接孔,而电连接于上述第1驱动用MISFET之汲极区域;连接于上述第2负载元件之第1半导体膜,系经由上述第1绝缘膜所形成第2连接孔,而电连接于上述第2驱动用MISFET之汲极区域;上述第1半导体膜系形成于上述第1及第2连接孔之侧壁及上部;于上述第1及第2连接孔之侧壁及上部,于上述第1半导体膜上介由上述介电体膜形成有第1电极的工程;于上述第1电极供给有第1电位;藉由上述第1半导体膜、第1电极、及介电体膜来构成容量元件。6.如申请专利范围第5项之半导体积体电路装置之制造方法,其中上述负载元件系由矽膜构成;上述矽膜系与上述第1半导体膜一体形成;上述矽膜之杂质浓度系较上述第1半导体膜之杂质浓度为低。7.如申请专利范围第5项之半导体积体电路装置之制造方法,其中上述负载元件为高电阻元件R1.R2。8.如申请专利范围第5项之半导体积体电路装置之制造方法,其中上述负载元件为负载用MISFET Qp1,Qp2,上述矽膜构成上述负载用MISFET之通道区域18N。9.一种具完全(complete)CMOS型SRAM之半导体积体电路装置,该完全CMOS型SRAM系由:藉由形成于半导体基板上之第1及第2驱动用MISFET,及沈积于上述第1及第2驱动用MISFET上部之导电膜所形成第1及第2负载用MISFET所形成的正反器电路;及形成于半导体基板上的第1及第2传送用MISFET来构成记忆格者;其特征为:于包含有用以电连接第1负载用MISFET之闸极、第1驱动用MISFET之闸极、及第2驱动用MISFET之汲极区域的第1连接孔之上部的区域上,形成由第2负载用MISFET之汲极区域、形成于上述汲极区域上部之绝缘膜、及形成于上述绝缘膜上部且固定有电源电压之第1屏电极所构成的第1容量元件;于包含有用以电连接第2负载用MISFET之闸极、第2驱动用MISFET之闸极、及第1驱动用MISFET之汲极区域的第2连接孔之上部的区域上,形成由第1负载用MISFET之汲极区域、形成于上述汲极区域上部之绝缘膜、及形成于上述绝缘膜上部且固定有电源电压之第2屏极所构成的第2容量元件。10.一种具完全CMOS型SRAM之半导体积体电路装置;该完全CMOS型SRAM系由:藉由形成于半导体基板上之第1及第2驱动用MlSFET,及沈积于上述第1及第2驱动用MISFET上部之导电膜所形成第1及第2负载用MISFET所形成的正反器电路;及形成于半导体基板上的第1及第2传送用MISFET来构成记忆格者;其特征为:藉由形成于第1驱动用MISFET上部且固定有电源电压之第1屏电极、形成于上述第1屏电极上部之绝缘膜、及形成于上述绝缘膜上部之第2负载用MISFET之闸极来构成第1容量元件;藉由形成于第2驱动用MISFET上部且固定有电源电压之第2屏极、形成于上述第2屏极上部之绝缘膜、及形成于上述绝缘膜上部之第1负载用MISFET之闸极来构成第2容量元件。11.一种具完全CMOS型SRAM之半导体积体电路装置之制造方法,该完全CMOS型SRAM系由:藉由形成于半导体基板上之第1及第2驱动用MISFET,及沈积于上述第1及第2驱动用MISFET上部之导电膜所形成第1及第2负载用MISFET所形成的正反器电路;及形成于半导体基板上的第1及第2传送用MISFET来构成记忆格者;其特征为包含有:(a)于半导体基板上形成第1.第2驱动用MISFET及第1.第2传送用MISFET后,于上述第1.第2驱动用MISFET、及上述第1.第2传送用MISFET之上部沈积第1绝缘膜的工程;(b)对上述第1绝缘膜进行蚀刻俾形成,用以电连接上述第1驱动用MISFET之闸极、上述第2驱动用MlSFET之汲极区域、及后续工程所形成第1负载用MlSFET之闸极的第1连接孔,及用以电连接上述第2驱动用MISFET之闸极、上述第1驱动用MISFET之汲极区域、及后续工程所形成第2负载用MISFET之闸极的第2连接孔,的工程;(c)对上述第1绝缘膜上部所沈积第1导电膜进行蚀刻俾形成,经由上述第1连接孔而电连接上述第1驱动用MISFET之闸极及上述第2驱动用MISFET之汲极区域的上述第1负载用MISFET之闸极,及经由上述第2连接孔而电连接上述第2驱动用MISFET之闸极及上述第1驱动用MISFET之汲极区域的上述第2负载用MISFET之闸极,的工程;(d)于上述第1及第2负载用MISFET之各闸极上部,沈积构成上述第1及第2负载用MISFET之各闸极氧化膜之第2绝缘膜的工程;(e)对上述第2绝缘膜进行蚀刻,俾于上述第1连接孔上部形成用以电连接上述第1负载用MISFET之闸极及后续工程所形成第2负载用MISFET之汲极区域之第3连接孔,及于上述第2连接孔上部形成用以电连接上述第2负载用MISFET之闸极及后续工程所形成第1负载用MISFET之汲极区域之第4连接孔,的工程;(f)对上述第2绝缘膜上部所沈积第2导电膜进行蚀刻,俾形成第1及第2负载用MISFET之各源极区域、各汲极区域及各通道层的工程;及(g)于上述第1及第2负载用MISFET上部沈积第3绝缘膜后,对上述第3绝缘膜上部所沈积第3导电膜进行蚀刻,俾于包含上述第1连接孔上部之区域形成固定有电源电压的第1屏极之同时,于包含上述第2连接孔上部之区域形成固定有电源电压的第2屏极,据此而于包含上述第1连接孔上部之区域形成由上述第2负载用MISFET之汲极区域、上述第3绝缘膜、及上述第1屏极所构成之第1容量元件,而于包含上述第2连接孔上部之区域形成由上述第1负载用MISFET之汲极区域、上述第3绝缘膜、及上述第2屏极所构成之第2容量元件,的工程。12.如申请专利范围第11项之半导体积体电路装置之制造方法,其中使上述第1绝缘膜平坦化以增大上述第1及第2连接孔底部与上端部间之段差。13.如申请专利范围第12项之半导体积体电路装置之制造方法,其中上述第1绝缘膜系包含BPSG膜。14.如申请专利范围第12项之半导体积体电路装置之制造方法,其中令覆盖上述传送用MISFET之闸极的绝缘膜及形成于上述闸极侧壁的侧壁间隔物,以与上述第1绝缘膜之蚀刻速率为不同之绝缘膜形成。15.如申请专利范围第12项之半导体积体电路装置之制造方法,其中对上述第1绝缘膜进行蚀刻以形成上述第1及第2连接孔时,系同时对第1传送用MISFET之汲极区域上部之上述第1绝缘膜进行蚀刻以形成第5连接孔,并对第2传送用MISFET之汲极区域上部之上述第1绝缘膜进行蚀刻俾同时形成第6连接孔。16.一种具完全CMOS型SRAM之半导体积体电路装置之制造方法,该完全CMOS型SRAM系由:藉由形成于半导体基板上之第1及第2驱动用MISFET,及沈积于上述第1及第2驱动用MISFET上部之导电膜所形成第1及第2负载用MISFET所形成的正反器电路;及形成于半导体基板上的第1及第2传送用MISFET来构成记忆格者;其特征为包含有:(a)于半导体基板上形成第1.第2驱动用MISFET及第1.第2传送用MISFET后,于上述第1.第2驱动用MISFET、及上述第1.第2传送用MISFET之上部沈积第1绝缘膜的工程;(b)对上述第1绝缘膜进行蚀刻俾形成,用以电连接上述第1驱动用MISFET之闸极、上述第2驱动用MISFET之汲极区域、及后续工程所形成第1负载用MISFET之闸极的第1连接孔,及用以电连接上述第2驱动用MISFET之闸极、上述第1驱动用MISFET之汲极区域、及后续工程所形成第2负载用MISFET之闸极的第2连接孔,的工程;(c)对上述第1绝缘膜上部所沈积第1导电膜进行蚀刻,俾于包含后续工程所形成第1负载用MISFET之闸极下部之区域形成固定有电源电压之第1屏极,于包含后续工程所形成第2负载用MISFET之闸极下部之区域形成固定有第2屏极,的工程;(d)于上述第1及第2屏极上部沈积第2绝缘膜后,对上述第2绝缘膜蚀刻俾除去上述第1及第2连接孔上部之第2绝缘膜的工程;(e)对上述第2绝缘膜上部所沈积第2导电膜蚀刻俾形成,经由上述第1连接孔电连接上述第1驱动用MISFET之闸极与上述第2驱动用的MISFET之汲极之上述第1负载用MISFET之闸极,及经由上述第2连接孔电连接上述第2驱动用MISFET之闸极与上述第1驱动用MISFET之汲极之上述第2负载用MISFET之闸极,据此来形成由上述第1屏极、第2绝缘膜、第1负载用MISFET之闸极所构成第1容量元件,及由上述第2屏极、第2绝缘膜、第2负载用绝缘膜之闸极所构成第2容量元件,的工程;(f)于上述第1及第2负载用MISFET之各闸极上部沈积构成第1及第2负载用MISFET之各闸极氧化膜的第3绝缘膜后,对上述第3绝缘膜蚀刻,俾于上述第1连接孔上部形成第3连接孔用以电连接上述第1负载用MISFET之闸极与后续工程所形成第2负载用MISFET之汲极区域,并于上述第2连接孔上部形成第4连接孔用以电连接上述第2负载用MISFET之汲极区域与后续工程所形成第1负载用MISFET之汲极区域,的工程;及(g)对上述第3绝缘膜上部所沈积第3导电膜蚀刻,俾形成第1及第2负载用MISFET之各源极区域、各汲极区域、及各通道层,的工程。17.如申请专利范围第16项之半导体积体电路装置之制造方法,其中于上述记忆格上部沈积含有氢之绝缘膜后,进行退火处理俾将上述绝缘膜中之上述氢供给于上述第1及第2负载用MISFET之各通道层。图式简单说明:第一图:本发明实施形态1之SRAM之记忆格之平面图。第二图:本发明实施形态1之SRAM之记忆格之断面图(沿第一图之II-II'线之断面图)。第三图:本发明实施形态1之SRAM之记忆格之等效电路图。第四图:本发明实施形态1之SRAM之记忆格之制造方法之断面图。第五图:本发明实施形态1之SRAM之记忆格之制造方法之平面图。第六图:本发明实施形态1之SRAM之记忆格之制造方法之断面图。第七图:本发明实施形态1之SRAM之记忆格之制造方法之断面图。第八图:本发明实施形态1之SRAM之记忆格之制造方法之断面图。第九图:本发明实施形态1之SRAM之记忆格之制造方法之断面图。第十图:本发明实施形态1之SRAM之记忆格之制造方法之断面图。第十一图:本发明实施形态1之SRAM之记忆格之制造方法之断面图。第十二图(a)、第十二图(b):本发明实施形态1之SRAM之记忆格之制造方法之断面图。第十三图:本发明实施形态1之SRAM之记忆格之制造方法之断面图。第十四图:本发明实施形态1之SRAM之记忆格之制造方法之断面图。第十五图:本发明实施形态1之SRAM之记忆格之制造方法之断面图。第十六图:本发明实施形态1之SRAM之记忆格之制造方法之断面图。第十七图:本发明实施形态1之SRAM之记忆格之制造方法之断面图。第十八图:本发明实施形态1之SRAM之记忆格之制造方法之断面图。第十九图(a)、第十九图(b)、第十九图(c)、第十九图(d):本发明实施形态1之SRAM之记忆格之制造方法之断面图。第二十图:本发明实施形态1之SRAM之记忆格之制造方法之断面图。第二十一图:本发明实施形态1之SRAM之记忆格之制造方法之断面图。第二十二图(a)、第二十二图(b)、第二十二图(c):本发明实施形态1之SRAM之记忆格之制造方法之断面图。第二十三图:本发明实施形态1之SRAM之记忆格之制造方法之断面图。第二十四图:本发明实施形态1之SRAM之记忆格之制造方法之断面图。第二十五图:本发明实施形态1之SRAM之记忆格之制造方法之断面图。第二十六图:本发明实施形态1之SRAM之记忆格之制造方法之断面图。第二十七图:本发明实施形态2之SRAM之记忆格之制造方法之断面图。第二十八图:本发明实施形态2之SRAM之记忆格之制造方法之断面图。第二十九图:本发明实施形态2之SRAM之记忆格之制造方法之断面图。第三十图:本发明实施形态2之SRAM之记忆格之制造方法之断面图。第三十一图:本发明实施形态2之SRAM之记忆格之制造方法之断面图。第三十二图:本发明实施形态2之SRAM之记忆格之制造方法之断面图。第三十三图:本发明实施形态2之SRAM之记忆格之制造方法之断面图。第三十四图:本发明实施形态3之SRAM之记忆格之断面图。第三十五图(a):本发明实施形态4之SRAM之记忆格之等效电路图。第三十五图(b):本发明实施形态4之SRAM之记忆格之断面图(沿第三十九图之II-II'线之断面图)。第三十六图:本发明实施形态4之SRAM之记忆格之平面图。第三十七图:本发明实施形态4之SRAM之记忆格之平面图。第三十八图:本发明实施形态4之SRAM之记忆格之平面图。第三十九图:本发明实施形态4之SRAM之记忆格之平面图。第四十图:本发明实施形态4之SRAM之记忆格之平面图。第四十一图(a):本发明实施形态5之SRAM之记忆格之断面图(沿第四十一图(d)之II-II'线之断面图)。第四十一图(b):本发明实施形态5之SRAM之记忆格之平面图。第四十一图(c):本发明实施形态5之SRAM之记忆格之平面图。第四十一图(d):本发明实施形态5之SRAM之记忆格之平面图。 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