| 主权项 |
1.一种半导体元件试验装置,属于介经图形产生器所产生之图形产生命令自波形整形机构产生给予被试验半导体元件之试验图形信号,及给予逻辑比较器之期待値信号,并将上述试验图形信号施加于被试验半导体元件以试验半导体元件的半导体元件试验装置,其特征为:设于每一被试验半导体元件之各插脚的插脚单元分别具备第1与第2的两件图形产生机构,及具备给予来自上述两具图形产生机构之其中一方之图形产生命令的第1波形记忆机构,及给予来自上述两具图形产生机构之任何一方之图形产生命令的第2波形记忆机构的波形整形机构,及切换来自上述两具图形产生机构之图形产生命令之供应路,在产生通常速度之试验图形信号时仅将来自上述两具图形产生机构之任何一方的图形产生命令同样地供应于上述第1与第2波形记忆机构,而产生高速试验图形信号时将来自上述两具图形产生机构之其中一方的图形产生命令给予上述第1波形记忆机构,且将来自上述两具图形产生机构之另一方的图形产生命令给予上述第2波形记忆机构的切换机构,及介经自上述第1与第2波形记忆机构所读出之波形资料产生试验图形信号的产生机构。2.如申请专利范围第1项所述之半导体元件试验装置,其中,产生上述试验图形信号的产生机构,系产生具有自通常速度之试验图形信号的周期至其1/2之周期为止之周期的试验图形信号。3.如申请专利范围第1项所述之半导体元件试验装置,其中,设于每一被试验半导体元件之各插脚的上述插脚单元,又包括:逻辑比较自被试验半导体元件所读出之资料与自上述第1波形机构所供应之期待値信号的第1逻辑比较器,及逻辑比较自被试验半导体元件所读出之资料与自上述第2波形机构所供应之期待値信号的第2逻辑比较器,及记忆来自上述第1逻辑比较器之比较结果的第1不良解析记忆器,及记忆来自上述第2逻辑比较器之比较结果的第2不良解析记忆器,及切换比较结果之供应路能将上述第1与第2逻辑比较器之比较结果同时地供应于上述第1与第2不良解析记忆器的切换机构。4.如申请专利范围第1项所述之半导体元件试验装置,其中,在产生高速之试验图形信号时,藉由来自上述两具图形产生机构之其中一方的图形产生命令存取上述第1波形记忆机构的奇数位址,且藉由上述两具图形产生机构之另一方的图形产生命令存取上述第2波形记忆机构的偶数位址。图式简单说明:第一图系表示依本发明之半导体元件试验装置之一实施例的电路构成图。第二图系表示用于说明表示于第一图之半导体元件试验装置之动作的波形图。第三图系表示用于说明藉由表示于第一图之半导体元件试验装置所得到之作用效果的说明图。第四图系表示以往之IC测试器之一例子之概略构成的方块图。第五图系表示于第四图之IC测试器中之插脚单元之电路构成的方块图。第六图系表示用于说明表示于第五图之插脚单元之动作的波形图。第七图系表示用于说明表示于第五图之插脚单元中之H逻辑及L逻辑比较器之动作的波形图。第八图系表示于第五图之插脚单元中之波形整形器及逻辑比较器之更详细电路构成的方块图。 |
