| 主权项 |
1.一种数据处理装置,其中包含:一个记忆单元布列的组件,内有多个储存数据的记忆单元;第一和第二选址端,以接收选址信号;一个第一控制器,以接收一个第一读取信号和输出一个第一读取控制信号;一个第二控制器,以接收一个第二读取信号和输出一个第二读取控制信号;一个第一锁定电路,以保存依据对第一读取控制信号的响应,而从对应到送给第一选址端的选址信号的记忆单元所输出的数据;以及一个第二锁定电路,以保存依据对第二读取控制信号的响应,而从对应到送给第二选址端的选址信号的记忆单元所输出的数据。2.根据申请专利范围第1项所述之数据处理装置,其中的第一控制器包含:一个第一脉冲产生器,以接收第一读取信号和在一个第一时序输出第一读取控制信号;及一个第二脉冲产生器,以接收一个第一写入信号和在一个第二时序输出一个第一写入控制信号到记忆单元布列的组件;并且第二控制器包含:一个第三脉冲产生器,以接收第二读取信号和在第一时序输出第二读取控制信号;及一个第四脉冲产生器,以接收一个第二写入信号和在第二时序输出一个第二写入控制信号到记忆单元布列。3.根据申请专利范围第2项所述之数据处理装置,其中从对应到送给第一选址端的选址信号的记忆单元所输出的数据,在第一时序被锁定在第一锁定电路,以及在第二时序依据对第二写入控制信号的响应,执行数据写入到对应于送给第二选址端的选址信号的记忆单元。4.根据申请专利范围第3项所述之数据处理装置,其中送给第一选址端的选址信号和送给第二选址端的选址信号是属于同一个位址。5.根据申请专利范围第1项所述之数据处理装置,另外还包含:一个第一处理器,以输出一个选址信号到第一选址端和输出第一读取信号;及一个第二处理器,以输出一个选址信号到第二选址端和输出第二读取信号。6.一种数据处理装置,其中包含:一个记忆单元布列的组件,其内有多个储存数据的记忆单元;第一和第二选址端,以接收选址信号;一个第一控制器,以接收一个第一写入信号和输出一个第一写入控制信号;一个第二控制器,以接收一个第一读取信号和输出一个第一读取控制信号,并且依照对第一写入控制信号的响应,延迟和输出第一读取控制信号;一个读取电路,依照对被延迟的第一读取控制信号的响应,读取由第一选址端的选址信号选出的一个记忆单元的数据;以及一个写入电路,依照对第一读取控制信号的响应,把从外界送给的数据写入到由第二选址端的选址信号选出的一个记忆单元。7.根据申请专利范围第6项所述之数据处理装置,其中的第一控制器包含:一个第一脉冲产生器,以接收第一写入信号和输出第一写入控制信号;一个第二脉冲产生器,以接收一个第二读取信号和输出一个第二读取控制信号;及一个第一延迟电路,依照对一个第二写入控制信号的响应而延迟第二读取控制信号,并且第二控制器包含:一个第三脉冲产生器,以接收一个第二写入信号和输出第二写入控制信号;一个第四脉冲产生器,以接收第一读取信号和输出第一读取控制信号;及一个第二延迟电路,依照对第一写入控制信号的响应而延迟第二读取控制信号。8.根据申请专利范围第6项所述之数据处理装置,其中送给第一选址端的选址信号和送给第二选址端的选址信号是属于同一个位址。9.根据申请专利范围第1项所述之数据处理装置,另外还包含:一个第一处理器,用来输出一个选址信号到第一选址端和输出第一读取信号;及一个第二处理器,用来输出一个选址信号到第二选址端和输出第一写入信号。10.一种数据处理装置,其中包含:一个记忆单元布列的组件,其内有多个储存数据的记忆单元;第一和第二选址端,以接收选址信号;一个第一控制器,以接收一个第一写入信号和输出一个第一写入控制信号;一个第二控制器,以接收一个第二写入信号和输出一个第二写入控制信号;一个写入电路,依照对第一和第二写入控制信号的响应,把从外界送给的数据写入到对应于送给第一和第二选址端的选址信号的记忆单元;一个位扯重叠检出电路,以侦查两个位址之间是否重叠,其一的位址是由送给第一选址端的选址信号选出者,另一的位址是由送给第二选址端的选址信号选出者,侦查之后输出一个检出信号;一个防写器,依照对检出信号和第二写入控制信号的响应,防止第一写入控制信号被输出到写入电路。11.根据申请专利范围第10项所述之数据处理装置,其中的防写器包含:一个NAND(非及)电路,有一个第一输入端以输入检出信号,一个第二输入端以输入第二写入控制信号,和一个输出端;及一个AND(及)电路,有一个第一输入端以输入NAND电路的输出,一个第二输入端以输入第一写入控制信号,和一个输出端。12.根据申请专利范围第10项所述之数据处理装置,其中的第一控制器包含:一个第一脉冲产生器,以接收第一写入信号和输出第一写入控制信号;一个第二脉冲产生器,以接收一个第一读取信号和输出一个第一读取控制信号;及一个第一延迟电路,依照对第二写入控制信号的响应,延迟第一读取控制信号,并且第二控制器包含:一个第三脉冲产生器,以接收第二写入信号和输出第二写入控制信号;一个第四脉冲产生器,以接收一个第二读取信号和输出一个第二读取控制信号;及一个第二延迟电路,依照对第一写入控制信号的响应,延迟第二读取控制信号。13.根据申请专利范围第10项所述之数据处理装置,另外还包含:一个第一处理器,以输出一个选址信号到第一选址端和输出第一读取信号;及一个第二处理器,以输出一个选址信号到第二选址端和输出第二写入信号。图式简单说明:第一图本发明第一实施例的一个数据处理装置的一个视图;第二图记忆单元布列的组件的一个结构举例视图;第三图本发明的控制电路的一个详细视图;第四图一幅时序图,用以说明第一图的数据处理装置的读取操作;第五图一幅时序图,用以说明第一图的数据处理装置的写入操作;第六图本发明第二实施例的一个数据处理装置的一个视图;第七图一幅时序图,用以说明本发明第二实施例的数据处理装置的操作;第八图本发明第三实施例的一个数据处理装置的一个视图;以及第九图一幅时序图,用以说明本发明第三实施例的数据处理装置的操作。 |
