| 主权项 |
1.一种DRAM,其可接受设定以决定其内部运作频率,该DRAM之特征在于包含:一组记忆胞阵列(121);供对该记忆胞阵列(121)写入资料和读取资料之多个感应放大器(118);一对资料滙流排线(GDB0,GDB1);连接于该对资料滙流排线(GDB0,GDB1)和该等感应放大器(118)间的多个闸体(201,202),当该等闸体(201,202)均导通时该等闸体(201,202)提供该对资料滙流排线(GDB0,GDB1)存取该等感应放大器(118)之途径;以及响应于该内部运作频率控制该等闸体(201,202)导通状态的周期的控制电路(1)。2.如申请专利范围第1项的DRAM,其特征更在于包含将该对资料滙流排(GDB0,GDB1)相互短路之短路电路(119),其中该控制电路(1)针对该内部运作频率之不同设定控制该短路动作的周期为不同周期。3.如申请专利范围第2项的DRAM,其特征在于该控制电路(1)包含:一信号产生单元(10),其产生至少一种信号(outz),该信号之脉波长度决定该导通状态的该周期和该短路动作的该周期;以及一个脉波长度控制单元(70),其根据该内部运作的该设定控制该脉波长度。4.如申请专利范围第2项的DRAM,其特征更在于包含储存一参数以定义该DRAM之运作模式的模式记录器(111),其中该控制电路(1)基于该参数决定该导通状态的该周期和该短路动作的该周期。5.如申请专利范围第4项的DRAM,其特征在于该参数包含一个CAS等待时间参数。6.如申请专利范围第5项的DRAM,其特征在于控制电路(1)包含:一信号产生单元(10),其产生至少一种信号(outz),该信号之脉波长度决定该导通状态的该周期和该短路动作的该周期;以及一个脉波长度控制单元(70),其根据该CAS等待时间参数控制该脉波长度。7.如申请专利范围第6项的DRAM,其特征在于该脉波长度控制单元(70)包含用以控制该脉波长度的装置,使得该导通状态的该周期和该短路动作的该周期间的比例针对该CAS等待时间参数之不同设定均保持恒定。8.如申请专利范围第6项的DRAM,其特征在于该脉波长度控制单元(70)包含用以控制该脉波长度的装置,使得该例针对该等不同设定中之至少二个保持恒定,和保持该脉波长度针对其余设定不变。9.如申请专利范围第1项的DRAM,其特征在于该等闸体(201,202)包含多个行闸电晶体,且该控制电路(1)产生至少一信号(outz)供应至该等行闸电晶体的闸体输入,该至少一信号具有一依该内部运作频率受控制以定义该导通状态的该周期之脉波长度。10.一种设定DRAM内部运作频率的方法,该DRAM具有多个对一组记忆胞阵列(121)写入资料和读取资料之感应放大器(118),且具有经由多个闸体(201,202)连接至该等感应放大器(118)之一对资料滙流排线(GDB0,GDB1),其中该等闸体开启以提供该对资料滙流排线(GDB0,GDB1)存取该等放大器之途径之一周期系由一第一脉波长度决定,而该对资料滙流排线被短路的周期系由一第二脉波长度决定,该方法之特征在于包含下列步骤:a)储存一参数于一模式暂存器(111)内,该参数定义该DRAM之一运作模式;以及b)依据该参数决定该第一脉波长度和该第二脉波长度,每一个该第一脉波长度和第二脉波长度针对该参数的不同设定均不同。11.如申请专利范围第10项的方法,其特征在于该参数包含一个CAS等待时间参数。12.如申请专利范围第11项的方法,其特征在于该步骤b)决定该第一脉波长度和该第二脉波长度而使得该第一脉波长度和该第二脉波长度间的比例不管该参数设定如何均保持恒定。图式简单说明:第一图A到第一图D为解释SDRAM中模式暂存器之设定的说明图;第二图A到第二图D为当CAS等待时间设定成不同値时显示各种资料读取运作的时间表;第三图为部份显示相关技艺SDRAM之记忆芯的说明图;第四图为控制行线驱动运作和短路运作之电路的电路图;第五图A到第五图I为解释第四图电路之运作的时间表;第六图A到第六图C为显示周期为7ns和CAS等待时间为了ns之状况的时间表;第七图A到第七图C为显示周期为9ns和CAS等待时间为2ns之状况的时间表;第八图A到第八图C为显示周期为18ns和CAS等待时间为1ns之状况的时间表;第九图为依照本发明原理之读写控制单元的方块图;第十图为依照本发明实施例之读写控制单元的电路图;第十一图A到第十一图H为解释第十图中之电路之运作的时间表;第十二图A到第十二图H为解释第十图中之电路之运作的时间表;第十三图A到第十三图H为解释第十图中之电路之运作的时间表;第十四图A到第十四图C为解释第十图中之电路之运作的时间表;以及第十五图为依照本发明之SDRAM的方块图。 |
