| 主权项 |
1.一种半导体积体电路装置,其特征在于:在同一基板设置在源极、闸极间或汲极、闸极间流动的漏电流大小不同的多种MOS电晶体,同时该多种MOS电晶体之中,有主电路:以上述漏电流大的至少1个MOS电晶体构成;及,控制电路:插入该主电路和2个电源的至少一方之间,以漏电流小的至少1个MOS电晶体构成者。2.根据申请专利范围第1项之半导体积体电路装置,其中前述漏电流起因于通道电流。3.根据申请专利范围第2项之半导体积体电路装置,其中前述漏电流大小不同的多种MOS电晶体以闸极绝缘膜厚度不同的MOS电晶体构成。4.根据申请专利范围第2至3项中任一项之半导体积体电路装置,其中前述漏电流大的MOS电晶体之闸极绝缘膜厚度为3.5nm以下。5.根据申请专利范围第2至3项中任一项之半导体积体电路装置,其中前述漏电流大的MOS电晶体之闸极绝缘膜厚度为3.0nm以下。6.根据申请专利范围第2至3项中任一项之半导体积体电路装置,其中前述漏电流大的MOS电晶体之闸极绝缘膜厚度为2.0nm以下。7.根据申请专利范围第2项之半导体积体电路装置,其中前述漏电流小的MOS电晶体之闸极绝缘膜厚度为5.0nm以下。8.根据申请专利范围第2项之半导体积体电路装置,其中前述漏电流小的MOS电晶体之闸极绝缘膜厚度为10.0nm以下。9.根据申请专利范围第2项之半导体积体电路装置,其中前述漏电流大小不同的多种MOS电晶体以具有导入浓度不同的杂质之闸极的同一导电型MOS电晶体构成。10.根据申请专利范围第2项之半导体积体电路装置,其中前述漏电流大小的多种MOS电晶体以闸极之载子浓度或分布不同的MOS电晶体构成。11.根据申请专利范围第2项之半导体积体电路装置,其中前述主电路含有至少1个逻辑电路。12.根据申请专利范围第2项之半导体积体电路装置,其中前述控制电路含切断前述电源的至少1个电源切断用电晶体。13.根据申请专利范围第12项之半导体积体电路装置,其中具有前述电源切断用电晶体切断电源时的前述逻辑电路或保持主电路输出的电平保持电路。14.根据申请专利范围第13项之半导体积体电路装置,其中前述电平保持电路以前述漏电流小的MOS电晶体构成。15.根据申请专利范围第2项之半导体积体电路装置,其中前述漏电流大的的MOS电晶体构成如下:闸极电压0.8V以上动作。16.根据申请专利范围第2项之半导体积体电路装置,其中前述漏电流大的的MOS电晶体构成如下:闸极电压1.2V以上动作。17.根据申请专利范围第1项之半导体积体电路装置,其中前述漏电流大的的MOS电晶体和漏电流小的MOS电晶体以不同的闸极电压驱动。18.根据申请专利范围第1项之半导体积体电路装置,其中将比前述漏电流小的MOS电晶体低的电压施加于闸极和源极或汲极之间而驱动前述漏电流大的MOS电晶体。19.根据申请专利范围第1项之半导体积体电路装置,其中具有输出入端子、进行该输出入端子和前述主电路之间的输出入控制的输出入电路、记录来自前述主电路的输出的记忆胞及控制该记忆胞动作的记忆体直接周边电路。20.根据申请专利范围第19项之半导体积体电路装置,其中前述记忆胞以前述漏电流小的MOS电晶体构成。21.根据申请专利范围第19项之半导体积体电路装置,其中前述记忆胞含有暂存器档、快取记忆体、TBL及DRAM胞之中的至少1个。22.根据申请专利范围第19项之半导体积体电路装置,其中前述记忆胞系备用时保持资料的结构。23.根据申请专利范围第19至21项中任一项之半导体积体电路装置,其中前述记忆胞含有存取速度快的第一种记忆体和比此存取速度慢的第二种记忆体,构成第一记忆体的MOS电晶体的前述漏电流比构成第二记忆体的MOS电晶体的漏电流大。24.根据申请专利范围第19至22项中任一项之半导体积体电路装置,其中前述输出入电路含有切断电源的至少1个电源切断用电晶体。25.根据申请专利范围第19至22项中任一项之半导体积体电路装置,其中前述记忆体直接周边电路含有切断电源的至少1个电源切断用电晶体。26.根据申请专利范围第23项之半导体积体电路装置,其中具有控制前述电源切断用电晶体的电源控制电路,电源切断用电晶体以比构成前述主电路的MOS电晶体漏电流小的MOS电晶体构成。27.一种半导体积体电路装置,其特征在于:在同一矽基板上形成存在于源极、闸极间或汲极、闸极间的绝缘膜厚度4nm以下的第一MOS电晶体和上述绝缘膜厚度超过4nm的第二MOS电晶体者。28.一种半导体积体电路装置,其特征在于:具有存在于源极、闸极间或汲极、闸极间的绝缘膜厚度4nm以下的第一MOS电晶体和存在于源极、闸极间或汲极、闸极间的绝缘膜厚度比上述第一MOS电晶体的绝缘膜厚度厚的第二MOS电晶体,以上述第二MOS电晶体控制在上述第一MOS电晶体之源极、闸极间或汲极、闸极间流动的电流者。29.一种半导体积体电路装置,其特征在于:具有存在于源极、闸极间或汲极、闸极间的绝缘膜厚膜4nm以下的第一MOS电晶体和切断供应该第一MOS电晶体电源的第二MOS电晶体,具有在该电源切断中保持上述第一MOS电晶体输出的电平保持电路者。30.一种半导体积体电路装置,其特征在于:在同一矽基板上形成在源极、闸极间或汲极、闸极间流动的漏电流大的第一MOS电晶体和上述漏电流比第一MOS电晶体小的第二MOS电晶体,以比第一MOS电晶体高电压的电源驱动该第二MOS电晶体者。31.一种半导体积体电路装置,系指输入振幅电压Vcc2的输入信号而回应此信号之半导体积体电路装置,其特征在于:具有使上述输入信号的振幅电压下降到Vcc1而形成内部信号的电平变换电路,以该内部信号为输入的MOS电晶体之闸极、源极间或闸极、汲极间的漏电流比以上输入信号为输入的MOS电晶体之闸极、源极间或闸极、汲极间的漏电流大者。32.一种半导体积体电路装置,系指以MOS电晶体构成运算处理装置和含有罩幕式唯读记忆体、SRAM、DRAM之中至少1个的记忆装置之半导体积电路装置,其特征在于:构成上述运算装置中之逻辑电路的MOS电晶体之闸绝缘膜厚比构成上述记忆装置之记忆胞的MOS电晶体之闸绝缘膜薄者。33.一种半导体积体电路装置,其特征在于:在同一矽基板上设置在源极;闸极间或汲极、闸极间流动的通道电流大小不同的多种MOS电晶体,同时该多种MOS电晶体之中,具有主电路:以通道电流大的至少1个MOS电晶体;及,控制电路:以通道电流小的至少1个MOS电晶体构成,插入前述主电路和2个电源的至少一方之间;根据供应前述控制电路的控制信控制容许/不容许在构成前述主电路的通道电流大的MOS电晶体之源极、闸极间或汲极、闸极间电流流动者。34.一种半导体积体电路装置,其特征在于:在同一半导体基板上设置在源极、闸极间或汲极、闸极间的绝缘膜厚度不同的多种MOS电晶体,同时该多种MOS电晶体之中,以上述绝缘膜薄的MOS电晶体构成至少1个逻辑电路,以上述绝缘膜厚度的MOS电晶体构成控制供应上述逻辑电路电源的控制电路。35.一种半导体积体电路装置,其特征在于:具有存在于源极、闸极间或汲极、闸极间的绝缘膜厚度4nm以下的第一MOS电晶体和上述绝缘膜厚度超过4nm的第二MOS电晶体,以上述第二MOS电晶体控制供应上述第一MOS电晶体电源者。36.一种半导体积体电路装置,其特征在于:在同一半导体基板上具有多种MOS电晶体,该多种MOS电晶体系因存在于源极、闸极间或汲极、闸极间的绝缘膜厚度、闸极的载子密度或分布之至少1个不同而以同一闸电压驱动时,源极、闸极间或源极、汲极间的漏电流不同;利用该多种MOS电晶体构成含有至少1个逻辑电路的CPU、对该CPU从外部输出入信号的输出入电路、记忆来自该CPU的信号的记忆电路,以上述漏电流小的MOS电晶体构成上述逻辑电路,以上述漏电流大的MOS电晶体构成上述记忆电路者。37.一种半导体积体电路装置,其特征在于:在同一半导体基板上具有多种MOS电晶体,该多种MOS电晶体系因存在于源极、闸极间或汲极、闸极间的绝缘膜厚度、闸极的载子密度或分布之至少1个不同而将同一电压施加于源极或汲极和闸极之间时,源极、闸极间或源极、汲极间的漏电流不同;为驱动该多数MOS电晶体而有电压不同的多数电源,该多种MOS电晶体之中,上述漏电流大的第一MOS电晶体以低电压的第一电源驱动,上述漏电流小的第二电晶体以高电压的第二电源驱动者。38.一种半导体积体电路装置,其特征在于:在同一半导体基板上具有多种MOS电晶体,该多种MOS电晶体系以同一闸极电压驱动时,源极、闸极间或源极、汲极间的漏电流不同;为驱动该多数MOS电晶体而有电压不同的多数电源,该多种MOS电晶体之中,漏电流大的第一MOS电晶体以低电压的第一电源驱动,漏电流小的第二电晶体以高电压的第二电源驱动,以上述第二MOS电晶体控制供应上述第一MOS电晶体电源者。39.一种半导体积体电路装置,其特征在于:在同一半导体基板上具有以同一闸极电压驱动时,源极、闸极间或源极、汲极间的漏电流大的第一MOS电晶体和漏电流小的第二MOS电晶体,以上述第一MOS电晶体构成第一电路,以上述第二MOS电晶体构成第二电路,第一电路的开关速度比第二电路的开关速度快者。40.一种半导体积体电路装置,其特征在于:具有源极、闸极间或源极、汲极间的绝缘膜厚度薄的第一MOS电晶体和绝缘膜厚度厚的第二MOS电晶体,将上述第一MOS电晶体用于要求快的开关速度的逻辑电路,将上述第二电晶体用于比上述逻辑电路慢的开关速度的电路,和上述第二MOS电晶体电路的电源独立地控制上述第一MOS电晶体电路的电源者。41.一种半导体积体电路装置,其特征在于:具有具备第一闸极、第一电极及第二电极的第一MOS电晶体和具备第二闸极、第三电极及第四电极的第一MOS电晶体,上述第一电极连接于第一电位,第二电极连接于第二电位,上述第二MOS电晶体透过第三电极及第四电极插入上述第一电极和第一电位之间及第二电极和第二电位之间的至少一方,上述第一MOS电晶体的闸极绝缘膜厚度比第二MOS电晶体的闸极绝缘膜厚度薄者。42.根据申请专利范围第41项之半导体积体电路装置,其中前述第一MOS电晶体的闸长比第二MOS电晶体的闸长小。43.根据申请专利范围第41项之半导体积体电路装置,其中前述第一MOS电晶体的闸极电压比第二MOS电晶体的闸极电压小。44.根据申请专利范围第41项之半导体积体电路装置,其中前述第一MOS电晶体的闸极电压为2V以下。45.根据申请专利范围第41项之半导体积体电路装置,其中前述第一MOS电晶体的闸极绝缘膜厚度比4nm薄,前述第二MOS电晶体的闸极绝缘膜厚度比4nm厚。46.根据申请专利范围第41项之半导体积体电路装置,其中前述第一MOS电晶体的闸极绝缘膜厚度比3.5nm薄。47.根据申请专利范围第41项之半导体积体电路装置,其中前述第一MOS电晶体的闸极绝缘膜厚度比3nm薄。48.根据申请专利范围第41项之半导体积体电路装置,其中前述第一MOS电晶体的闸极绝缘膜厚度比2nm薄。49.根据申请专利范围第41项之半导体积体电路装置,其中前述第二MOS电晶体的闸极绝缘膜厚度比5nm厚。50.根据申请专利范围第41项之半导体积体电路装置,其中前述第二MOS电晶体的闸极绝缘膜厚度比6nm厚。51.根据申请专利范围第41项之半导体积体电路装置,其中前述第二MOS电晶体的闸极绝缘膜厚度比10nm厚。52.一种半导体积体电路装置,其特征在于:在同一矽基板上至少设置在源极、闸极间或汲极、闸极间流动的通道电流大小不同的多种MOS电晶体,同时通道电流大小不同的多种MOS电晶体之中,具有主电路:以通道电流大的至少1个MOS电晶体构成;及,控制电路:以通道电流小的至少1个MOS电晶体构成,插入前述主电路和2个电源的至少一方之间;根据供应前控制电路的控制信号,在构成主电路的通道电流大的MOS电晶体之源极、闸极间或汲极、闸极间控制电流者。53.根据申请专利范围第52项之半导体积体电路装置,其中前述通道电流大小不同的多种MOS电晶体以闸极绝缘膜厚度不同的MOS电晶体构成。54.根据申请专利范围第53项之半导体积体电路装置,其中前述闸极绝缘膜厚度不同的MOS电晶体之中,在具有厚闸极绝缘膜的MOS电晶体之闸极侧壁黏附由不溶解于氢氟酸的绝缘材料构成的侧壁间隔物。55.根据申请专利范围第52项之半导体积体电路装置,其中前述通道电流大小不同的多种MOS电晶体以具有导入同一种类且浓度不同的杂质之闸极的同一导电型MOS电晶体构成。56.一种半导体装置之制造方法,系指在同一矽基板上形成具有不同厚度的闸极绝缘膜的多数MOS电晶体之半导体装置之制造方法,其特征在于:分别黏附上述不同厚度的闸极绝缘膜者。57.一种半导体装置之制造方法,系指在同一矽基板上形成具有不同厚度的闸极绝缘膜的多数MOS电晶体之半导体装置之制造方法,其特征在于:比厚度薄的闸极绝缘膜先形成厚度厚的闸极绝缘膜者。58.一种半导体装置之制造方法,系指在同一矽基板上有多数具有闸极绝缘膜的层合构造之MOS电晶体,该多数MOS电晶体之中含有上述闸极绝缘膜厚度不同的第一MOS电晶体和第二MOS电晶体之半导体装置之制造方法,其特征在于:上述第一MOS电晶体的闸极绝缘膜比第二MOS电晶体闸极绝缘膜薄,形成上述第二MOS电晶体的闸极绝缘膜和闸极后,形成上述第一MOS电晶体的闸极绝缘膜和闸极者。59.一种半导体积体电路装置,其特征在于:在同一矽基板上形成具有预定膜厚的第一闸极绝缘的第一MOS电晶体和具有比上述第一绝缘膜厚的第二闸极绝缘膜的第二MOS电晶体,上述第二MOS电晶体之源极及汲极的至少一方系由和上述第一MOS电晶体之源极或汲极不同的载子密度或不同的深度之杂质注入领域所构成者。60.一种半导体积体电路装置,其特征在于:在同一矽基板上形成具有第一闸极绝缘膜、其上的第一闸极、其上的第一保护绝缘膜的第一MOS电晶体和具有第二闸极绝缘膜、其上的第二闸极、其上的第二保护绝缘膜的第二MOS电晶体,上述第一闸极绝缘膜比上述第二闸极绝缘膜薄,具有覆盖上述第二闸极绝缘膜、第二闸极、第二保护绝缘膜截面至少一部分的侧壁绝缘膜者。61.一种半导体积体电路装置,其特征在于:在同一矽基板上形成具有第一闸极绝缘膜,其上的第一闸极、其上的第一保护绝缘膜的第一MOS电晶体和具有第二闸极绝缘膜、其上的第二闸极、其上的第二保护绝缘膜的第二MOS电晶体,上述第一闸极绝缘膜比上述第二闸极绝缘膜薄,具有覆盖上述第二闸极绝缘膜、第二闸极、第二保护绝缘膜截面至少一部分的侧壁绝缘膜,具有存在于该侧壁绝缘层下的矽基板的第一杂质注入领域和具有存在于邻接于该侧壁绝缘层的矽基板、不存在于上述侧壁及上述闸极绝缘膜下的第二杂质注入领域者。62.一种半导体积体电路装置,其特征在于:在同一矽基板上形成存在于源极、闸极间或汲极、闸极间的绝缘膜厚度4nm以下的第一种MOS电晶体和上述绝缘膜厚度超过4nm的第二种MOS电晶体,上述第一种MOS电晶体的闸长之中最大的比上述第二MOS电晶体的闸长之中最小的小者。63.一种半导体积体电路装置,其特征在于:在同一矽基板上形成具有第一闸极绝缘膜、其上的第一闸极、其上的第一保护绝缘膜的第一MOS电晶体和具有第二闸极绝缘膜、其上的第二闸极、其上的第二保护绝缘膜的第二MOS电晶体,上述第一闸极绝缘膜比上述第二闸极绝缘膜薄者。图式简单说明:第一图为显示制造本发明半导体积体电路装置之一实施例的截面图。第二图为显示制造本发明半导体积体电路装置之其他一实施例的截面图。第三图为显示制造本发明半导体积体电路装置之一实施例的平面图。第四图为第三图之A-A'的截面图。第五图为本发明之实施例的电路图。第六图为显示本发明之其他实施例的电路图。第七图为显示本发明之其他实施例的电路图。第八图为显示本发明之其他实施例的电路图。第九图为显示本发明之其他实施例的电路图。第十图为通常MOS电晶体及在闸极绝缘膜通道电流流动的MOS电晶体之典型电流特性。第十一图为显示闸极绝缘膜厚度和闸极电流密度之关系的曲线图。第十二图为显示本发明之其他实施例的电路图。第十三图为显示本发明之其他实施例的电路图。第十四图为显示本发明之其他实施例的电路图。第十五图为显示本发明之其他实施例的电路图。第十六图为显示本发明之其他实施例的电路图。第十七图为显示本发明之其他实施例的电路图。第十八图为显示本发明之其他实施例的电路图。第十九图为显示本发明之其他实施例的电路图。第二十图为显示本发明之其他实施例的电路图。第二十一图为显示本发明之其他实施例的电路图。第二十二图为本发明之积体电路晶片的平面图。第二十三图为本发明之积体电路晶片的平面图。第二十四图为本发明之积体电路晶片的平面图。第二十五图为本发明之积体电路晶片的平面图。第二十六图为本发明之积体电路晶片的平面图。第二十七图为本发明之降压电路的电路图。第二十八图为本发明其他实施例之降压电路的电路图。第二十九图为本发明其他实施例之降压电路的电路图。第三十图为输出入电路的电路图。第三十一图为附有电平保持之电平变换电路的电路图。第三十二图为其他附有电平保持之电平变换电路的电路图。第三十三图为备用控制电路的电路图。第三十四图为本发明之微电脑的方块图。第三十五图为输出入电路的截面图。第三十六图为本发明之罩幕式唯读记忆体的电路图。第三十七图为本发明之罩幕式唯读记忆体的其他电路图。第三十八图为第三十七图之罩幕式唯读记忆体的部分截面图。第三十九图为本发明之罩幕式唯读记忆体的其他电路图。第四十图为第三十九图之罩幕式唯读记忆体的部分截面图。第四十一图为本发明罩幕式唯读记忆体的其他电路图。第四十二图为第四十一图之罩幕式唯读记忆体的部分截面图。第四十三图为本发明之DRAM的电路结构图。第四十四图为第四十三图之感测放大器的电路图。第四十五图为第四十三图之感测放大器驱动信号产生电路的电路图。第四十六图为第四十三图主放大器的电路图。第四十七图为本发明之SRAM的电路图。第四十八图为显示第四十七图之字译码器、字驱动器、电平变换电路的电路图。第四十九图为显示第四十七图之感测放大器及写入电路的电路图。第五十图为本发明之n型MOS电晶体的要部扩大截面图。 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