| 主权项 |
1.一种快闪记忆体的制造方法,该制程包括下列步骤:提供一半导体基底,在该半导体基底中形成一浅沟渠绝缘结构;进行微影步骤,形成一源极罩幕,用以定义预定形成一共源极区的区域;进行蚀刻步骤,以该源极罩幕为罩幕,在该浅沟渠绝缘结构中蚀刻出一浅的沟渠;在该沟渠中填入一金属层,并研磨该金属层至与该半导体基底的表面约等高,形成一埋入式金属层;在该半导体基底上依序形成一第一多晶矽层与一介电层,并定义该第一多晶矽层与该介电层的图案;在该半导体基底上形成一第二多晶矽层,并定义该第二多晶矽层的图案,该第二多晶矽层跨接在该第一多晶矽层的上方,系为一长条型的俯视结构,而该第一多晶矽层、该介电层与该第二多晶矽层组成一堆叠闸极的结构;以及进行植入步骤,以该第二多晶矽层为罩幕,在该第二多晶矽层两侧分别形成一源极区与一汲极区,该源极区与该埋入式金属层相连而形成一共源极区。2.如申请专利范围第1项所述之方法,其中该浅沟渠绝缘结构的深度比该第二沟渠的深度大。3.如申请专利范围第1项所述之方法,其中该浅沟渠绝缘结构的形成方式包括进行微影与非等向性的乾蚀刻制程,蚀刻该半导体基底,而形成一深沟渠,再于该深沟渠中填入一绝缘材料,并研磨该绝缘材料,而形成该浅沟渠绝缘结构。4.如申请专利范围第3项所述之方法,其中该绝缘材料的形成方式包括利用化学气相沈积法(CVD),并在原矽酸四乙酯(TEOS)气体的环境下,形成二氧化矽层。5.如申请专利范围第3项所述之方法,其中该绝缘材料包括二氧化矽。6.如申请专利范围第1项所述之方法,其中该浅的沟渠的形成方式包括,进行微影与非等向性的乾蚀刻制程,蚀刻该半导体基底,而形成该浅沟渠。7.如申请专利范围第1项所述之方法,其中研磨该金属层的方式包括化学机械研磨法(CMP)。8.如申请专利范围第1项所述之方法,其中该植入步骤系植入砷离子或磷离子,植入的离子剂量在约1015atom/cm3左右。9.如申请专利范围第1项所述之方法,其中该金属层包括金属钨。10.一种半导体元件的制造方法,其中具有一埋入式金属层,该制程包括下列步骤:提供一半导体基底,在该半导体基底中形成一浅沟渠绝缘结构;进行微影步骤,形成一源极罩幕,用以定义预定形成一源极区的区域;进行蚀刻步骤,在该浅沟渠绝缘结构中蚀刻出一浅的沟渠;在该沟渠中填入一金属层,并研磨该金属层至与该半导体基底的表面约等高,形成一埋入式金属层;在该半导体基底上形成一多晶矽层,并定义该多晶矽层的图案;进行植入步骤,以该多晶矽层为罩幕,在该多晶矽层两侧分别形成一源极区与一汲极区,该源极区与该埋入式金属层交互相连而形成一共源极区;以及在该多晶矽层上形成一内连线结构。11.如申请专利范围第10项所述之方法,其中该浅沟渠绝缘结构的深度比该沟渠的深度大。12.如申请专利范围第10项所述之方法,其中该浅沟渠绝缘结构的形成方式包括进行微影与非等向性的乾蚀刻制程,蚀刻该半导体基底,而形成一沟渠,再于该深沟渠中填入一绝缘材料,并研磨该绝缘材料,而形成该浅沟渠绝缘结构。13.如申请专利范围第12项所述之方法,其中填入该绝缘材料的方式包括利用化学气相沈积法(CVD),并在原矽酸四乙酯(TEOS)气体的环境下,形成二氧化矽层。14.如申请专利范围第12项所述之方法,其中该绝缘材料包括二氧化矽。15.如申请专利范围第10项所述之方法,其中该浅的沟渠的形成方式包括,进行微影与非等向性的乾蚀刻制程,蚀刻该半导体基底,而形成该沟渠。16.如申请专利范围第10项所述之方法,其中研磨该金属层的方式包括化学机械研磨法(CMP)。17.如申请专利范围第10项所述之方法,其中该植入步骤系植入砷离子或磷离子,植入的离子剂量在约1015atom/cm5左右。18.如申请专利范围第10项所述之方法,其中该金属层的材料包括金属钨。19.一种快闪记忆体结构,该结构设在一半导体基底上,该结构包括:一第一多晶矽层,设在该半导体基底上;一薄的介电层,设在该第一多晶矽层上;一第二多晶矽层,跨接在该介电层与该半导体基底上,该第二多晶矽层系为一长条型的俯视结构,而该第一多晶矽层、该介电层与该第二多晶矽层组成一堆叠闸极的结构;一汲极区,设在该第二多晶矽层侧的该半导体基底中,一渠沟隔离结构,设在该半导体基底上用以作元件间的隔离绝缘之用;一埋入式金属层,设在该半导体基底中,该埋入式金属层位于部分该渠沟隔离结构中,且接近该半导体基底的表面;以及一共源极区,设在该半导体基底中,该共源极区位在该第一多晶矽层相对于该汲极区的一侧,该共源极区由至少一源极区与该埋入式金属层交互连接而成。20.如申请专利范围第19项所述之结构,其中该埋入式金属层的深度比该渠沟隔离结构的深度小。21.如申请专利范围第19项所述之结构,其中该汲极区系掺杂砷离子或磷离子,掺杂的离子剂量在约1015atom/cm5左右。22.如申请专利范围第19项所述之结构,其中该源极区系掺杂砷离子或磷离子,掺杂的离子剂量在约1015atom/cm5左右。23.如申请专利范围第19项所述之结构,其中该渠沟隔离结构的材料包括二氧化矽。24.如申请专利范围第19项所述之结构,其中该埋入式金属层的材料包括金属钨。25.一种半导体元件结构,设在一半导体基底上,其中具有一埋入式金属层,该结构包括:一多晶矽层,跨接在该午导体基底上;一汲极区,设在该多晶矽层侧的该半导体基底中;一渠沟隔离结构,设在该半导体基底上,用以作元件间的隔离绝缘之用;一埋入式金属层,设在该半导体基底中,该埋入式金属层位于部分该渠沟隔离结构中,且接近该半导体基底的表面;一共源极区,设在该半导体基底中,该共源极区位在该多晶矽层相对于该汲极区的一侧,该共源极区由至少一源极区与该埋入式金属层交互连接而成;以及一内连线结构,设在该多晶矽层与该渠沟隔离结构上,以一接触窗与该共源极区电性相连。26.如申请专利范围第25项所述之结构,其中该埋入式金属层的深度比该渠沟隔离结构的深度小。27.如申请专利范围第25项所述之结构,其中该汲极区系掺杂砷离子或磷离子,掺杂的离子剂量在约1015atom/cm5左右。28.如申请专利范围第25项所述之结构,其中该源极区系掺杂砷离子或磷离子,掺杂的离子剂量在约1015atom/cm5左右。29.如申请专利范围第25项所述之结构,其中该渠沟隔离结构的材料包括二氧化矽。30.如申请专利范围第25项所述之结构,其中该埋入式金属层的材料包括金属钨。图式简单说明:第一图绘示习知一种快闪记忆体结构的俯视示意图;第二图A绘示习知一种快闪记忆体结构沿着2I-2I切线的剖面示意图;第二图B绘示习知一种快闪记忆体结构沿着2II-2II切线的剖面示意图;第三图绘示根据本发明之一较佳实施例,一种快闪记忆体结构的俯视示意图;第四图A--第四图E绘示为沿着第三图的4I-4I切线,一种快闪记忆体制造流程的剖面示意图;第五图A--第五图E绘示为沿着第三图的5I-5I切线,一种快闪记忆体制造流程的剖面示意图;以及第六图绘示为沿着第三图的6I-6I切线,一种快闪记忆体的剖面示意图。 |
