| 主权项 |
1.一种半导体记忆装置之资料读出方法,其特征为:系从包含有复数之记忆格,及选择这些记忆格所用之复数之字线,及产生对应被选择之记忆格之状态之电位之复数之资料线,及将各资料线之电位放大之差动型放大电路之记忆体阵列,读出所希望之记忆格之资料之资料读出方法;于上述差动型放大器及与其对应之资料线之间,分别设有开关,藉由上述字线选择记忆格之后,使上述开关成为ON,将资料线之电位传达到差动放大电路之后,使上述开关成为OFF,之后,将动作电压供给上述差动型放大电路,使其作放大动作。2.一种半导体记忆装置之资料读出方法,其特征为:系从包含有复数之记忆格,及选择这些记忆格所用之复数之字线,及产生对应被选择之记忆格之状态之电位之复数之资料线,及将各资斜线之电位放大之差动型放大电路之记忆体阵列,读出所希望之记忆格之资料之资料读出方法;设有可以选择性地将动作电压供给上述差动型放大电路之电压供给手段,藉由上述字线选择记忆格,然后控制上述电压供给手段,将上述差动型放大电路所造成之资料线之电位变化不会给予其他之资料线规定以上之杂讯之大小之动作电压,供给到上述差动型放大电路,使进行放大动作。3.一种半导体记忆装置之资料读出方法,其特征为:系从包含有复数之记忆格,及选择这些记忆格所用之复数之字线,及产生对应被选择之记忆格之状态之电位之复数之资料线,及将各资料线之电位放大之差动型放大电路之记忆体阵列,读出所希望之记忆格之资料之资料读出方法;于可以选择性地将动作电压供给上述差动型放大电路之电压供给电路,设有复数之输出电晶体,藉由上述字线选择记忆格,然后,依序地启动上述复数之输出电晶体,对于上述差动型放大电路,供给依序增加之动作电压,使进行阶段之放大动作。4.一种非挥发性半导体记忆装置,其特征为具备有:包含复数之非掸发性记忆格,及选择这些记忆格所用之复数之字线,及产生对应被选择之记忆格之状态之电位之复数之资料线,及将各资料线之电位放大之差动型放大电路之记忆体阵列;将上述记忆格之临界値对应写入资料予以设定而构成者;于上述差动型放大电路及与其对应之资料线之间,分别设有开关,同时,于上述记忆体阵列之外侧,藉由上述字线选择记忆格之后,使上述开关成为ON,将资料线之电位传达到差动型放大电路之后,使上述开关成为OFF,之后,将动作电压供给到上述差动型放大电路,使其进行放大动作之控制信号被形成之控制信号形成电路被设置。5.一种非挥发性半导体记忆装置,系具备有包含:复数之非挥发性记忆格,及选择这些记忆格所用之复数之资料线,及产生对应被选择之记忆格之状态之电位之复数之资料线,及将各资料线之电位予以放大之差动型放大电路之记忆体阵列,配合写入资料设定上述记忆格之临界値而构成者;于上述记忆体阵列之外侧设有:可以选择性地将动作电压供给上述差动型放大电路之电压供给手段,及藉由上述字线选择记忆格,然后控制上述电压供给手段,将上述差动型放大电路所造成之资料线之电位变化不会给予其他之资料线别定以上之杂讯之大小之动仵电压,供给到上述差动型放大电路,使进行放大动作之控制信号形成电路。6.一种非挥发性半导体记忆装置,系具备有包含:复数之非挥发性记忆格,及选择这些记忆格所用之复数之资料线,及产生对应被选择之记忆格之状态之电位之复数之资料线,及将各资料线之电位予以放大之差动型放大电路之记忆体阵列,配合写入资料设定上述记忆格之临界値而构成者;设有:包含可以将动作电压选择性地供给上述差动型放大电路之复数之输出电晶体之电压供给手段,及藉由上述字线选择记忆格后,依序启动上述复数之输出电晶体,对于上述差动型放大电路,供给依序增加之动作电压,使进行阶段的放大动作之控制信号予以形成之控制信号形成电路。7.如申请专利范围第4.5或6项之非挥发性半导体记忆装置,其中上述控制信号形成电路,系形成对于对应各资料线之上述差动型放大电路,每隔1个轮流地供给动作电压进行放大动作之控制信号,将其输出而构成者。8.如申请专利范围第5.6或7项之非挥发性半导体记忆装置,其中上述复数之记忆格系分别以临界値可变之MOSFET所构成,将定电位供给这些之MOSFET之共通源极之导电层,系于构成上述MOSFET之闸极之导电层与构成上述资料线之导电层之间,介由绝缘膜所设,构成上述资料线之导电层上,设有介由绝缘膜构成供给上述控制信号之信号线之导电层。9.一种资料记忆装置,其特征为:将请求项5-8项所记载之非挥发性半导体记忆装置,及经由滙流排连接于该非挥发性半导体记忆装置,进行资料之读出及写入之半导体资料处理装置,被搭载于1个基板上而构成者。10.一种一起消去型非挥发性半导体记忆装置,其特征为包含:半导体基板;及复数之记忆格,系形成于上述半导体基板,分别含有控制闸极及浮动闸极者;及复数之字线,系结合于上述复数之记忆格之控制闸极者;及复数之字线,系由包含复数之奇数字线与复数之偶数字线,同规定之方向延伸之第1金属配线层所形成者;及选择电晶体,系形成于上述半导体基板,选择性地结合上述复数之记忆格与上述复数之资料线者;及控制信号线,系被供给控制上述选择电晶体所用之控制信号,延伸于与上述规定方向垂直之方向,与上述第1金属层不同之层之第2金属配线层所形成者;及复数之读出放大器,系包含与上述复数之奇数资料分别结合之复数之奇数读出放大器及与上述复数之偶数资料分别结合之复数之偶数读出放大器;及复数之电晶体,系上述复数之奇数读出放大器被活泼化,而且,上述复数之偶数读出放大器被非活泼化时,将上述复数之偶数资料线设定于规定之电位,上述复数之偶数读出放大器被活泼化,而且,上述复数之奇数读出放大器被非活泼化时,将上述复数之奇数资料线设定电位;及第1电源供给电路,系对于上述奇数读出放大器选择性地供给其动作电压;及第2电源供给电路,系对于上述偶数读出放大器选择性地供给其动作电压;上述第1电源供给电路,系包含于上述奇数读出放大器结合其源极漏极路径之第1及第2输出电晶体,上述第1输出电晶体成为动作状态后,上述第2电晶体选择性地成为动作状态;上述第2电源供给电路,系包含于上述偶数读出放大器结合其源极漏极路径之第3及第4输出电晶体,上述第2输出电晶体成为动作状态后,上述第4电晶体选择性地成为动作状态。11.如申请专利范围第10项之一起消去型非挥发性半导体记忆装置,其中上述各第1及第2输出电晶体,系为绝缘闸极型场效应电晶体,上述第1输出电晶体之闸极宽度,系比上述第2输出电晶体广;上述各第3及第4输出电晶体,为绝缘闸极型场效应电晶体,上述第3输出电晶体之闸极宽度,系比上述第4输出电晶体广。12.如申请专利范围第11项之一起消去型非挥发性半导体记忆装置,其中更包含有:复数之第1传送电晶体,系将上述奇数资料线选择地结合于上述奇数读出放大器者;及复数之第2传送电晶体,系将上述偶数资料线选择地结合于上述偶数读出放大器者;上述复数之第1传送电晶体,系于上述第1输出电晶体成为ON状态之前,成为ON状态上述第2输出电晶体为ON状态时,成为OFF状态;上述复数之第2传送电晶体,系于上述第3输出电晶体成为ON状态之前,成为ON状态,上述第4输出电晶体为ON状态时,成为OFF状态。13.如申请专利范围第12项之一起消去型非挥发性半导体记忆装置,其中上述各复数之记忆格,系以具有于4个临界値中之1个临界値之方式被写入资料。图式简单说明:第一图系表示应用本发明之快闪记忆体之记忆体阵列及周边电路之构成例之电路图。第二图系表示记忆体阵列及读出放大器电路SA之具体例之电路图。第三图系位元线遮蔽方式之快闪记忆体之具体电路图。第四图系表示记忆体阵列之周边所设之控制信号形成电路之具体例之电路图。第五图系表示记忆体阵列之周边所设之读出放大器电源供给电路之具体例之电路图。第六图系表示应用本发明之快闪记忆体之资料读出方法之第1实施例之时间图。第七图系表示应用本发明之快闪记忆体之资料读出方法之第2实施例之时间图。第八图系表示本发明之第3实施例之读出放大器电源供给电路之具体例之电路图。第九图系表示本发明之第3实施例之资料读出时时间之时间图。第十图系表示应用本发明之快闪记忆体之资料读出方法之第4实施例之时间图。第十一图系表示本发明之第5实施例之记忆体阵列之构成列之电路图。第十二图系表示本发明之第5实施例之资料读出时之时间之时间图。第十三图系表示沿着与应用本发明之快闪记忆体之记忆格部之资料线垂直之方向之剖面构造之剖面图。第十四图系表示沿着应用本发明之快闪记忆体之记忆格部之资料线之剖面构造之剖面图。第十五图系表示应用本发明之多値型快闪记忆体之资料写入方法之一例之概略之说明图。第十六图系表示应用本发明之多値型快闪记忆体之记忆体阵列及周边电路之一例之电路图。第十七图系表示应用本发明之多値型快闪记忆体之记忆体阵列及读出放大器电路SA之一例之电路图。第十八图系表示应用本发明非常适当之多値型快闪记忆体之2位元之写入资料变换成4値之资料之资料变换电路之一例之逻辑电路图。第十九图系表示实施例之多値型快闪记忆体之资料写入时间之时间图。第二十图系表示实施例之多値型快闪记忆体之写入顺序之一例之流程图。第二十一图系表示实施例之多値型快闪记忆体之资料写入时之信号时间之时间图。第二十二图系表示应用本发明非常适当之多値型快闪记忆体之一例之概略之全体方块图。第二十三图系表示本发明之多値型快闪记忆体之应用系统之一例之方块图。第二十四图系表示本发明者所讨论之快闪记忆体之记忆体阵列之构成例之电路图。第二十五图系表示说明本发明者所提出之快闪记忆体之杂讯产生机构之概念图。第二十六图系表示说明本发明者所提出之快闪记忆体之杂讯产生机构之说明图。第二十七图系表示应用本发明之位元遮蔽方式之多値型快闪记忆体之读出放大器之时间动作之时间图。第二十八图系表示应用本发明之位元遮蔽方式之多値型快闪记忆体之记忆体阵列及其周边电路之电路图。 |
