| 主权项 |
1.一种半导体装置的制造方法,它是分别在形成于第1导电型半导体基板上层部的第1区域和第2区域上形成第2导电型的第1和第2MOS电晶体的半导体装置制造方法,其特征在于它具备:(a)分别在上述第1和第2区域上形成在第2导电型的第1源极/汲极区域对、位于上述第1源极/汲极区域对之间的第1导电型通道区域、位于上述通道区域上的控制极区域的步骤;(b)在上述第1和第2区域各控制极区域的侧面上形成第1侧壁的步骤;(c)全面形成层间绝缘膜、仅在上述第1区域中形成贯通上述层间绝缘膜面使上述第1侧壁的侧面露出的沟渠的步骤;以及(d)在包括上述沟渠内部的上述第1侧壁的侧面在内全面地形成用于形成第2侧壁的绝缘膜后再将上述沟渠内部以外的上述第2侧壁用绝缘膜除去、从而在上述第1侧壁的侧面上形成第2侧壁的步骤;在上述第1区域中由上述第1和第2侧壁、上述第1源极/汲极区域对、上述通道区域以及上述控制极区域来构成上述第1M0S电晶体,在上述第2区域中由上述第1侧壁、上述第1源极/汲极区域时、上述通道区域以及上述控制极区域来构成上述第2MOS电晶体。2.如申请专利范围第1项所述的半导体装置的制造方法,其特征在于它还具备:在上述步骤(c)之后上述步骤(d)之前将第2导电型杂质从上述沟渠导入、分别与上述第1源极/汲极区域相邻接而形成第2导电型的第2源极/汲极区域对的步骤(e)。3.如申请专利范围第2项所述的半导体装置的制造方法,其特征在于它还具备:在上述步骤(d)之后以上述第2侧壁为光罩而将第2导电型杂质从上述沟渠导入、分别与上述第2源极/汲极区域相邻接而形成第3源极/汲极区域对的步骤(f)。4.如申请专利范围第3项所述的半导体装置的制造方法,其特征在于:在上述第2和第3源极/汲极区域对中的至少一个要形成为其深度比上述第1源极/汲极区域对的深度还要深。5.如申请专利范围第1至4项中任一项所述的半导体装置的制造方法,其特征在于该半导体装置的上述第1区域包含有半导体记忆装置的记忆单元的形成区域,且其上述第2区域包含有上述半导体记忆装置的外围电路的形成区域。6.如申请专利范围第5项所述的半导体装置的制造方法,其特征在于该半导体装置的上述半导体记忆装置包含有DRAM。7.一种半导体装置的制造方法,它是在第1导电型半导体的基板上形成第2导电型的MOS电晶体的半导体装置的制造方法,其特征在于它具备:(a)在上述半导体基板的表面上形成第2导电型的源极/汲极区域对、位于上述源极/汲极区域对之间的第1导电型通道区域、位于上述通道区域上的控制极区域的步骤;(b)全面形成侧壁用绝缘膜的步骤;(c)将上述控制极区域的一个侧面侧的上述侧壁用绝缘膜的一部分去除而不使上述半导体基板露出的步骤;以及(d)对上述侧壁用绝缘膜施行刻蚀处理并将控制极区域侧面以外的上述侧壁用绝缘膜去除、从而用残存的上述侧壁用绝缘膜在上述控制极区域的侧面形成侧壁的步骤;并将上述第1区域中的上述侧壁的其他侧面侧的形成宽度做成要比上述一方侧面侧的形成宽度要宽,由上述侧壁、上述源极/汲极区域对、上述通道区域以及上述控制极区域来构成上述MOS电晶体。8.如申请专利范围第7项所述的半导体装置的制造方法,其特征在于它还具备:在上述步骤(d)之后在上述半导体基板上形成记忆单元电容器的步骤(e),上述记忆电容器的一个电极与上述MOS电晶体的上述源极/汲极区域对中的上述另一侧面侧的源极/汲极区域相电气连接。9.如申请专利范围第8项所述的半导体装置的制造方法,其特征在于该半导体装置的上述半导体记忆装置包含有DRAM。10.一种半导体装置,它具备:具有记忆单元形成区域和外围电路形成区域的第1导电型的半导体基板,分别形成在上述记忆单元之形成区域和外围电路形成区域的第2导电型的第1和第2MOS电晶体,以及形成于上述记忆单元形成区域、其一个电极与上述第1MOS电晶体的一个电极区域相电气连接的记忆单元电容器,其特征在于:将设置于上述第1MOS电晶体的控制极区域侧面上的侧壁的形成宽度设定为其宽度要比设置于上述第2MOS电晶体的控制极区域侧面上的侧壁的形成宽度要宽。图式简单说明:图1是表示用实施形态1的DRAM的制造方法所制造的DRAM的记忆单元区域的结构的剖面图。图2是表示用实施形态1的DRAM的制造方法所制造的DRAM的外围电路区域的结构的剖面图。图3是表示实施形态1的DRAM(记忆单元区域)的制造方法的剖面图。图4是表示实施形态1的DRAM(外围电路区域)的制造方法的剖面图。图5是表示实施形态1的DRAM(记忆单元区域)的制造方法的剖面图。图6是表示实施形态1的DRAM(外围电路区域)的制造方法的剖面图。图7是表示实施形态1的DRAM(记忆单元区域)的制造方法的剖面图。图8是表示实施形态1的DRAM(外围电路区域)的制造方法的剖面图。图9是表示实施形态1的DRAM(记忆单元区域)的制造方法的剖面图。图10是表示实施形态1的DRAM(外围电路区域)的制造方法的剖面图。图11是表示实施形态1的DRAM(记忆单元区域)的制造方法的剖面图。图12是表示实施形态1的DRAM(外围电路区域)的制造方法的剖面图。图13是表示实施形态1的DRAM(记忆单元区域)的制造方法的剖面图。图14是表示实施形态1的DRAM(外围电路区域)的制造方法的剖面图。图15是表示实施形态1的DRAM(记忆单元区域)的制造方法的剖面图。图16是表示实施形态1的DRAM(外围电路区域)的制造方法的剖面图。图17是表示在中间工艺过程中电极露出状况的剖面图。图18是实施形态1的效果说明用的剖面图。图19是表示第2.第3源极/汲极区域形成方法的第1例的剖面图。图20是表示第2.第3源极/汲极区域形成方法的第1例的剖面图。图21是表示第2.第3源极/汲极区域形成方法的第2例的剖面图。图22是表示第2.第3源极/汲极区域形成方法的第2例的剖面图。图23是表示源极/汲极区域为非对称记忆单元区域的剖面图。图24是表示实施形态1的记忆单元区域结构布局的平面图。图25是表示储存节点侧的源极/汲极区域的浓度变化的说明图。图26是用本发明实施形态2的DRAM制造方法所制造的DRAM的记忆单元区域MA的剖面图。图27是表示本发明实施形态2的DRAM的制造方法的剖面图。图28是表示本发明实施形态2的DRAM的制造方法的剖面图。图29是表示本发明实施形态2的DRAM的制造方法的剖面图。图30是表示本发明实施形态2的DRAM的制造方法的剖面图。图31是用于说明表1中的多个指标的剖面图。图32是表示实施形态2的记忆单元区域的结构布局的平面图。图33是表示实施形态2的记忆单元区域的另一结构布局的平面图。图34是表示DRAM记忆单元的等效电路的电路图。图35是表示传统的记忆单元结构的剖面图。 |
