| 主权项 |
1.一种隐藏式再更新2P2N伪静态随机存取记忆体,具有复数记忆胞,该些记忆胞分别具有:一交互耦合闩锁,由两个NMOS电晶体交互耦合而成;以及二PMOS存取电晶体,由一字元线控制,分别在该交互耦合闩锁的两个NMOS电晶体及一位元线对之间进行存取。2.如申请专利范围第1项所述的隐藏式再更新2P2N伪静态随机存取记忆体,其中,该交互耦合闩锁是由一第一NMOS电晶体及一第二NMOS电晶体所组成,该第一NMOS电晶体及该第二NMOS电晶体的源极连接负电源,该第一NMOS电晶体及该第二NMOS电晶体的汲极及闸极则交互连接,并分别连接至该等PMOS存取电晶体的汲极。3.如申请专利范围第2项所述的隐藏式再更新2P2N伪静态随机存取记忆体,其中,该等PMOS存取电晶体的闸极是由该字元线控制,该等PMOS存取电晶体的源极分别连接该位元线对,该等PMOS存取电晶体的汲极则分别连接该第一NMOS电晶体及该第二NMOS电晶体的汲极。4.一种隐藏式再更新2P2N伪静态随机存取记忆体的再更新方法,其步骤包括:提供一隐藏式再更新2P2N伪静态随机存取记忆体,其具有复数记忆胞,每个记忆胞具有:一对交叉耦合闩锁,由两个NMOS电晶体交叉连结而成;及二PMOS存取电晶体,由一字元线控制,藉以在该对交叉耦合闩锁的两个NMOS电晶体及一位元线对之间进行存取;在该字元线于正电源电压时,将该位元线对的电压升至较正电源电压高出一差値,其中,该差値小于该等PMOS存取电晶体的临界电压;其执行于连接该位元线对的感应放大器的动作期间,藉以避免读取时间的增加;其中,该小段时间是用以确保能有足够电流充入该交互耦合闩锁存放的逻辑"1"讯号。5.如申请专利范围第4项所述隐藏式再更新2P2N伪静态随机存取记忆体的再更新方法,其中,该交互耦合闩锁是由一第一NMOS电晶体及一第二NMOS电晶体所组成,该第一NMOS电晶体及该第二NMOS电晶体的源极接地,该第一NMOS电晶体及该第二NMOS电晶体的汲极及闸极则交互连接,并分别连接至该对PMOS存取电晶体。6.如申请专利范围第4项所述隐藏式再更新2P2N伪静态随机存取记忆体的再更新方法,其中,该等PMOS存取电晶体的闸极是由该字元线控制,该等PMOS存取电晶体的源极分别连接该对位元线,该等PMOS存取电晶体的汲极则分别连接该第一NMOS电晶体及该第二NMOS电晶体的汲极。7.一种隐藏式再更新伪静态随机存取记忆体,具有复数记忆胞,该些记忆胞分别具有:一交互耦合闩锁,由两个MOS电晶体交互耦合而成;以及二NMOS存取电晶体,由一字元线控制,分别在该交互耦合闩锁的两个MOS电晶体及一位元线对之间进行存取。图式简单说明:第1A图是习知1T1C记忆胞(Cell)的电路示意图;第1B图是第1A图中1T1C记忆胞实施在半导体基底上的剖面示意图;第2图是习知3T记忆胞的电路示意图;第3图是习知4T记忆胞的电路示意图;第4A-4B图是习知6T记忆胞的电路示意图;第4C图是习知复晶负载(Poly load)4T记忆胞的电路示意图;第4D图是习知薄膜电晶体负载(TFT load)6T记忆胞的电路示意图;第5A及5B图是习知伪静态随机随机存取记忆体的驱动电路图;第5C图是第5B图中移位暂存器的内部电路图;第6A图是本发明隐藏式再更新2P2N伪静态随机存取记忆体的记忆胞的电路示意图;第6B图是第6A图隐藏式再更新2P2N伪静态随机存取记忆体的记忆胞实施在半导体基底上的剖面示意图;第7图是第6A图隐藏式再更新2P2N伪静态随机存取记忆体的记忆胞的再更新示意图;以及第8图是将本发明记忆胞应用于4T记忆胞的电路示意图。 |
