| 主权项 |
1.一种半导体装置结构,包括:一包含矽的单结晶基板;一硷土金属绝缘体,其覆盖该基板;一非结晶氧化矽层,其介于该基板与该硷土金属绝缘体之间;一单结晶合成半导体层,以覆盖该硷土金属绝缘体;在该单结晶合成半导体层上形成分隔的源电极和汲电极,并在其之间界定一通道区域;以及一第一闸电极,其形成于该基板中并对齐该通道区域。2.如申请专利范围第1项之结构,该结构进一步包括一第二闸电极,其形成于该单结晶合成半导体层上以覆盖该通道区域3.如申请专利范围第2项之结构,其中该源电极、汲电极、通道区域和第二闸电极构成一MESFET。4.如申请专利范围第2项之结构,其中该源电极、汲电极、通道区域和第二闸电极构成一HEMT。5.如申请专利范围第1项之结构,该结构进一步包括一形成于该基板中的CMOS电路。6.如申请专利范围第5项之结构,其中该第一闸电极系耦合至该CMOS电路。7.如申请专利范围第5项之结构,其中该第一闸电极包括一掺杂杂质型区域,其形成于该基板中并耦合至该CMOS电路。8.如申请专利范围第5项之结构,其中该第一闸电极包括一耦合至该CMOS电路的电连接器。9.如申请专利范围第6项之结构,其中该CMOS电路被建构以选择性控制一供应至该第一闸电极的偏压。10.如申请专利范围第1项之结构,其中该硷土金属绝缘体包括选自由硷土金属钛酸盐、硷土金属锆酸盐、硷土金属铪酸盐、硷土金属钽酸盐、硷土金属钌酸盐及硷土金属铌酸盐所组成之群组的绝缘体。11.如申请专利范围第1项之结构,其中该单结晶合成半导体层包含一选自由下列所组成之群组的材料:III-V族合成物、混合III-V族合成物、II-VI族合成物及混合II-VI族合成物。12.如申请专利范围第1项之结构,其中该单结晶合成半导体层包含一选自由下列所组成之群组的材料:GaAs、AlGaAs、InP、InGaAs、InGaP、ZnSe及ZnSeS。13.如申请专利范围第12项之结构,其中该硷土金属绝缘体包括SrxBal-x TiO3,其中x値介于0到1范围内。14.一种半导体装置结构,包括:一单结晶半导体基板;一硷土金属氧化物,其覆盖该基板;一单结晶合成半导体层,以覆盖该硷土金属氧化物;分隔的源极区域和汲极区域,其形成于该基板中;以及一闸电极,其形成于该单结晶合成半导体层中并且对齐该源极区域和汲极区域。15.如申请专利范围第14项之装置结构,该结构进一步包括一形成于该单结晶合成半导体层中的MESFET。16.如申请专利范围第15项之装置结构,其中该MESFET包括:分隔的源极区域和汲极区域,其欧姆接触该单结晶合成半导体层;以及一金属闸电极,其接触该单结晶合成半导体层中并位于该源极区域和汲极区域之间的位置。17.如申请专利范围第16项之装置结构,其中在该单结晶合成半导体层中,该源电极及汲电极分别接触该掺杂杂质型源极区域和汲极区域。18.如申请专利范围第14项之结构,其中该硷土金属绝缘体包括选自由硷土金属钛酸盐、硷土金属锆酸盐、硷土金属铪酸盐、硷土金属钽酸盐、硷土金属钌酸盐及硷土金属铌酸盐所组成之群组的绝缘体。19.如申请专利范围第14项之结构,其中该单结晶合成半导体层包含一选自由下列所组成之群组的材料:III-V族合成物、混合III-V族合成物、II-VI族合成物及混合II-VI族合成物。20.如申请专利范围第14项之结构,其中该单结晶合成半导体层包含一选自由下列所组成之群组的材料:GaAs、AlGaAs、InP、InGaAs、InGaP、ZnSe及ZnSeS。21.如申请专利范围第20项之结构,其中该硷土金属绝缘体包括SrxBal-xTiO3,其中x値介于0到1范围内。22.如申请专利范围第14项之结构,其中该硷土金属氧化物包含一单结晶氧化物。23.如申请专利范围第14项之结构,其中该硷土金属氧化物包含一藉由加热处理一单结晶氧化物所形成的非结晶氧化物。24.一种半导体装置结构,包括:一单结晶半导体基板;一非结晶氧化物层,以覆盖该基板;一单结晶合成半导体层,以覆盖该非结晶氧化物层;一场效电晶体,其具有至少部份于该合成半导体层中形成的一源极、汲极、闸极及通道,该通道具有一电流传导率;以及CMOS电路,其至少部份形成于该矽基板中,该CMOS电路包含一装置区域,其建构以控制该通道的电流传导率。25.如申请专利范围第24项之装置结构,其中该非结晶氧化物层包含一硷土金属氧化物。26.如申请专利范围第25项之装置结构,其中硷土金属氧化物包括SrxBal-xTiO3,其中x値介于0到1范围内。27.如申请专利范围第26项之装置结构,其中该合成半导体层包含一选自由下列所组成之群组的材料:GaAs、AlGaAs、InP、InGaAs、InGaP、ZnSe及ZnSeS。28.如申请专利范围第24项之装置结构,其中该合成半导体层包含一选自由下列所组成之群组的材料:III-V族合成物、混合III-V族合成物、II-VI族合成物及混合II-VI族合成物。29.如申请专利范围第24项之装置结构,其中该CMOS电路包含一数位积体电路。30.如申请专利范围第24项之装置结构,其中该源极和汲极包含形成于该合成半导体层中之分隔的掺杂杂质型区域。31.如申请专利范围第30项之装置结构,其中该闸极包含一金属电极,其形成于该源极和汲极之间的合成半导体上。32.如申请专利范围第30项之装置结构,其中该闸极包含一金属电极,其藉由一闸极电介质与该通道隔离。33.如申请专利范围第24项之装置结构,其中该装置区域包含一第二闸电极。34.如申请专利范围第33项之装置结构,其中该第二闸电极包含用来接收一电压信号之该CMOS电路的掺杂杂质区域。35.如申请专利范围第33项之装置结构,其中该第二闸电极包含用来接收一电压信号之该CMOS电路的传导电极。36.如申请专利范围第24项之装置结构,其中该单结晶半导体基板包含一矽基板。37.一种制造半导体装置结构之方法,该方法包括下列步骤:提供一半导体基板;形成一积体电路,其至少部份形成于该半导体基板内,该积体电路包含一建构以接收一信号的装置区域;磊晶生长一单结晶氧化物层,以覆盖该半导体基板;于磊晶生长一单结晶氧化物层期间,在该单结晶氧化物层下形成一非结晶氧化物层;磊晶形成一单结晶合成半导体层,以覆盖该单结晶氧化物层;以及形成一半导体装置,其至少部份形成于该单结晶半导体层中,该半导体装置建构以改变其传导率,以响应该装置区域所接收到的信号。38.如申请专利范围第37项之方法,其中该半导体基板包含矽。39.如申请专利范围第38项之方法,其中形成一单结晶氧化物层的步骤包括生长一氧化矽的步骤。40.如申请专利范围第38项之方法。其中该磊晶生长一单结晶氧化物的步骤包括磊晶生长一包含一材料的氧化物,该材料系选自由硷土金属钛酸盐、硷土金属锆酸盐、硷土金属铪酸盐、硷土金属钽酸盐、硷土金属钌酸盐及硷土金属铌酸盐所组成的群组。41.如申请专利范围第40项之方法,其中该磊晶生长一单结晶氧化物的步骤包括磊晶生长SrxBal-xTiO3的步骤,其中x値介于0到1范围内。42.如申请专利范围第40项之方法,其中该磊晶生长一单结晶氧化物的步骤包括藉由选自由MBE、MOCVD、MEE和ALE所组成之群组的方法来生长一氧化物的步骤。43.如申请专利范围第37项之方法,其中该磊晶生长一单结晶合成半导体层步骤包括下列步骤:生长一单结晶半导体材料的种子层,以覆盖该单结晶氧化物层;以及生长一单结晶合成半导体装置,以覆盖该种子层。44.如申请专利范围第43项之方法,该方法进一步包括加热处理该单结晶氧化物层的步骤,用以将该单结晶氧化物层转换为一额外的非结晶氧化物层。45.如申请专利范围第44项之方法,其中该加热处理步骤系在生长一种子层步骤之后实施。46.如申请专利范围第44项之方法,其中该加热处理步骤系在生长一单结晶合成半导体装置层步骤之后实施。47.如申请专利范围第43项之方法,其中该生长一单结晶合成半导体装置层的步骤包括生长一材料的步骤,该材料系选自由GaAs、AlGaAs、InP、InGaAs、InGaP、ZnSe及ZnSeS所组成的群组。48.如申请专利范围第43项之方法,其中该生长一种子层步骤包括磊晶生长一由锗与一材料的超晶格所组成的材料,其中该超晶格材料系选自:GaAsxPl-x(其中x値介于0到1范围内)、InyGal-yP(其中y値介于0到1范围内)、InGaAs、GaAs、AlGaAs、InGaP、AlInP及AlInP。49.如申请专利范围第37项之方法,其中该磊晶生长一单结晶合成半导体层的步骤包括生长一材料的步骤,该材料系选自由GaAs、AlGaAs、InP、InGaAs、InGaP、ZnSe及ZnSeS所组成的群组。50.如申请专利范围第49项之方法,其中该磊晶生长一单结晶合成层的步骤包括藉由选自由MBE、MOCVD、MEE和ALE所组成之群组的方法来生长一合成半导体层的步骤。51.一种制造半导体装置之方法,该方法包括下列步骤:提供一具有一表面的单结晶半导体基板;于该基板表面上形成分隔的源极和汲极区域,在该源极和汲极区域之间界定一第一通道,该通道建构以运载一电流;磊晶生长一闸极绝缘体,以覆盖该表面;磊晶生长一合成半导体材料层,以覆盖该闸极绝缘体;于该合成半导体材料层中形成一闸电极,该闸电极建构以控制通过该通道区域的电流;于该合成半导体材料层中形成一闸电极中形成第二分隔源极和汲极区域,该第二分隔源极和汲极区域对齐该第一分隔源极和汲极区域,并且于该合成半导体材料层中在该第二分隔源极和汲极区域之间界定一第二通道区域,该第二通道区域建构以引导一第二通道电流;以及形成一第二闸电极以覆盖该通道区域,该第二闸电极建构以控制该第二通道电流。52.如申请专利范围第50项之方法,其中该第二通道被建构以影响通过该第一通道的电流,以响应供应至该第二分隔源极和汲极区域的电子信号。53.如申请专利范围第50项之方法,其中该第一汲极区域被建构以影响通过该第二通道的电流,以响应供应至该第一汲极区域的电子信号。图式简单说明:图1至3显示根据本发明各种具体实施例之装置结构的断面原理图;图4以图表显示可获得的最大膜厚度与主晶和生长结晶覆盖层间晶格不匹配间的关系;图5显示包括单结晶容纳缓冲层之结构的高解析度透射式电子显微照相(Transmission Electron Micrograph)图;图6显示包括单结晶容纳缓冲层之结构的X射线衍射谱;图7显示包括非结晶氧化物层之结构的高解析度透射式电子显微照相(Transmission Electron Micrograph)图;图8显示包括非结晶氧化物层之结构的X射线衍射谱;图9显示半导体结构90的断面原理图,其包括在单结晶合成半导体层上形成的源电极及汲电极,以及在单结晶基板中形成的闸电极;图10显示相似于图9所示之半导体结构的断面原理图,用以解说掺杂杂质的源极和汲极区域;图11显示包含掺杂杂质的源极和汲极区域及一对闸极之半导体结构的断面原理图;图12显示在单结晶半导体基板中掺杂杂质之源极和汲极区域的断面原理图,其中单结晶半导体基板具有在单结晶合成半导体层中形成的附带闸极;图13显示广泛相似于图12所示之半导体结构的断面原理图,用以进一步解说在单结晶合成半导体层中形成之分隔的源电极和汲电极;图14至18显示进一步包含非结晶氧化矽层之FET结构其他具体实施例的断面原理图。 |
