| 主权项 |
1.一种半导体结晶膜,其系将具有不同组成之复数层半导体层,经过数次交互堆叠所构成,其系包含多层膜作为单一SiGeC层发挥功能;其特征在于:上述复数层半导体层至少包含:Si1-x1-y1Gex1Cy1层(0≦x1<1,0<y1≦1),及Si1-x2-y2Gex2Cy2层(0<x2≦1,0≦y2<1)(x1<x2,y1<y2;x1和y2不同时为0)。2.如申请专利范围第1项之半导体结晶膜,其中上述多层膜中的各半导体层,薄于离散之量化位准所产生之厚度。3.如申请专利范围第1项之半导体结晶膜,其中上述Si1-x1-y1Gex1Cy1层系为SiGeC层,上述Si1-x2-y2Gex2Cy2层系为SiGe层或者SiGeC层。4.如申请专利范围第1项之半导体结晶膜,其中上述Si1-x1-y1Gex1Cy1层系为SiC层,上述Si1-x2-y2Gex2Cy2层系为SiGeC层。5.如申请专利范围第1项之半导体结晶膜,其中上述多层膜相较于单层SiGeC层中之装置、制程条件规定下的Ge组成率中之C组成率之上限,包含更多的C成分。6.如申请专利范围第1至5项中任一项之半导体结晶膜,其中上述Si1-x1-y1Gex1Cy1层以及上述Si1-x2-y2Gex2Cy2层之厚度,均在3nm以下。7.如申请专利范围第6项之半导体结晶膜,其中上述Si1-x1-y1Gex1Cy1层以及上述Si1-x2-y2Gex2Cy2层之厚度,均在1.5nm以下。8.如申请专利范围第1至5项中任一项之半导体结晶膜,其中,上述多层膜系作为SiGeC层发挥功能,其系具有Ge组成率超过30atm.%且C组成率超过1.2atm.%之组成。9.一种半导体装置,其包含:基底半导体层,其系至少包含Si,及多层膜,其系形成于上述基底半导体层之上,并将具有相互不同组成之复数层半导体层,作数次交互堆叠所构成,且系形成作为单一SiGeC层发挥功能之活性区域;上述多层膜系至少包含:Si1-x1-y1Gex1Cy1层(0≦x1<1,0<y1≦1),及Si1-x2-y2Gex2Cy2层(0<x2≦1,0≦y2<1)(x1<x2,y1>y2;x1与y2不同时为0)。10.如申请专利范围第9项之半导体装置,其中上述多层膜中的各半导体层,系薄于离散之量化位准所产生之厚度。11.如申请专利范围第9项之半导体装置,其中上述Si1-x1-y1Gex1Cy1层以及上述Si1-x2-y2Gex2Cy2层之厚度,均在3nm以下。12.如申请专利范围第11项之半导体装置,其中上述Si1-x1-y1Gex1Cy1层以及上述Si1-x2-y2Gex2Cy2层之厚度,均在1.5nm以下。13.如申请专利范围第9至12项中任一项之半导体装置,其中上述多层膜系作为SiGeC层发挥功能,其系具有Ge组成率超过30atm.%且C组成率超过1.2atm.%之组成。14.如申请专利范围第9至12项中任一项之半导体装置,其中上述多层膜系为MISFET,其系作为通道发挥功能。15.如申请专利范围第9至12项中任一项之半导体装置,其中上述多层膜系为双极电晶体,其系作为基极层发挥功能。16.一种半导体结晶膜之制造方法,该结晶膜系将具有相互不同组成之复数层半导体层,经过数次交互堆叠所构成,作为单一SiGeC层发挥功能之多层模;其特征在于:包含复数次之下列工序:工序(a),其系于基底半导体层上,磊晶生长成Si1-x1-y1Gex1Cy1层(0≦x1<1,0<y1≦1)及Si1-x2-y2Gex2Cy2层(0<x2≦1,0≦y2<1)(x1<x2,y1<y2;x1与y2不同时为0)中任一者之半导体层;及工序(b),其系于上述一者之半导体层上,磊晶生长上述Si1-x1-y1Gex1Cy1层及上述Si1-x2-y2Gex22Cy2层中之另一者半导体层。17.如申请专利范围第16项之半导体结晶膜之制造方法,其中上述工序(a)及(b)中,系将上述多层膜中之各半导体层,磊晶生长成薄于离散之量化位准所产生之厚度。18.如申请专利范围第16项之半导体结晶膜之制造方法,其中上述工序(a)及(b)中,进一步包含以下工序:先将上述多层膜中的各半导体层中至少一层半导体层,磊晶生长至超过1.5nm之厚度,再进行上述多层膜之热处理。19.如申请专利范围第16至18项中任一项之半导体结晶膜之制造方法,其中上述工序(a)及(b)中,磊晶生长包含Si、Ge及C的半导体层之工序中,系将乙矽烷气体或者甲矽烷气体、甲锗烷气体以及一甲基甲矽烷气体进行热分解。20.一种半导体装置之制造方法,该装置具有:基底半导体层,其系至少包含Si;以及多层膜,其系形成于上述基底半导体层之上,并将具有相互不同组成之复数层半导体层,经过数次交互堆叠所构成,作为单一SiGeC层发挥功能,形成活性区域;其特征在于:包含复数次之下列工序:工序(a),其系于基底半导体层上,磊晶生长成Si1-x1-y1Gex1Cy1层(0≦x1<1,0<y1≦1)及Si1-x2-y2Gex2Cy2层(0<x2≦1,0≦y2<1)(x1<x2,y1>y2;x1与y2不同时为0)中任一者半导体层;及工序(b),其系于上述一者之半导体层上,磊晶生长上述Si1-x1-y1Cex1Cy1层及上述Si1-x2-y2Gex2Cy2层中之另一者半导体层。21.如申请专利范围第20项之半导体装置之制造方法,其中上述工序(a)及(b)中,系将上述多层膜中之各半导体层,磊晶生长成薄于离散之量化位准所产生之厚度。22.如申请专利范围第20项之半导体装置之制造方法,其中上述工序(a)及(b)中,进一步包含以下工序:先将上述多层膜中的各半导体层中至少一层半导体层,磊晶生长至超过1.5nm之厚度,再进行上述多层膜之热处理。23.如申请专利范围第20至22项中任一项之半导体装置之制造方法,其中上述工序(a)及(b)中,磊晶生长包含Si、Ge及C的半导体层之工序中,系将乙矽烷气体或甲矽烷气体、甲锗烷气体以及一甲基甲矽烷气体进行热分解。图式简单说明:图1系显示单层SiGeC结晶中,进入晶格位置的C组成率最大値(上限)之于Ge组成率的依存性。图2系概略显示本发明的第一实施形态中,多层膜(半导体结晶膜)构造之剖面图。图3(a)~(e)系为本发明的第一实施形态中,半导体结晶膜之制造工序剖面图。图4系概略显示有关第一实施形态的变形例之多层膜构造剖面图。图5系为根据习知的单层SiGeC层可形成之单结晶组成范围,以及根据本发明可形成之多层膜,其系作为SiGeC层之功能使用。图6系概略显示有关第二实施形态之多层膜构造之剖面图。图7系概略显示有关第三实施形态的npn型异质接面双极电晶体(HBT)之构造剖面图。图8系放大显示图7所示的射极(Emitter)基极(Base)集极(Collector)接面之剖面图图9系概略显示第三实施形态中,通过射极层、基极层和集极层之截面中,未施加偏压时的能带构造之能带图。图10系有关于本发明的第四实施形态中,利用具有SiGeC层作用之多层膜作为n通道及p通道之异质接面CMIS装置(HCMIS装置)构造之剖面图。图11系为第四实施形态之HCMIS装置中,堆叠矽层、多层膜及矽层构造下的能带状态之概念示意图。 |
