| 摘要 |
本发明之目的在于，可提供即使抑制BIST电路的动作速度，仍可以实际动作速度实施高速记忆体之测试的半导体积体电路。为测试以第1时脉CK1进行动作的记忆体105，设置以第2时脉CK2进行动作而生成测试资料的第1测试图案生成部101，及以作为第2时脉CK2之反转时脉的第3时脉CK3进行动作而生成测试资料的第2测试图案生成部102。又，设置测试资料选择部104，藉由第2时脉CK2的信号值选择性地输出从第1测试图案生成部101及第2测试图案生成部102输出的测试资料中的任一资料，而作为测试资料输入记忆体105。第2时脉CK2系设为第1时脉的1／2频率。 |
