静电放电保护电路

摘要

一种静电放电保护电路，其系与一输入垫电性连接，此静电放电保护电路包括：一二极体，配置在一基底中，且此二极体系与上述之输入垫电性连接；一P型深井区，位于基底中；一N型井区，位于P型深井区中；一第一P＋掺杂区，位于N型井区中，且第一P＋掺杂区系与输入垫电性连接；一NMOS电晶体，位于基底上，其中此NMOS电晶体具有一闸极、一源极以及一汲极，且汲极系位于N型井区中并电性连接至一控制电路电源(Vcc)，而源极系位于P型深井区中；以及一第二P＋掺杂区，位于P型深井区中。本发明之静电放电保护电路相较于传统之电路设计仅需较要小的面积。

主权项

1.一种静电放电保护电路,其系与一输入垫电性连接,该静电放电保护电路包括:一二极体,配置在一基底中,且该二极体系与该输入垫电性连接;一第一型态的深井区,位于该基底中;一第二型态的井区,位于该第一型态的深井区中;一第一型态的第一掺杂区,位于该第二型态的井区中,且其系与该输入垫电性连接;一第二型态的第二掺杂区,位于该第二型态的井区中,且其系电性连接至一控制电路电源(Vcc);一第二型态的第三掺杂区,位于该第一型态的深井区中;以及一第一型态的第四掺杂区,位于该第一型态的深井区。2.如申请专利范围第1项所述之静电放电保护电路,其中该二极体之一端系电性连接至该输入垫,另一端系接地。3.如申请专利范围第1项所述之静电放电保护电路,其中该第二型态的第三掺杂区以及该第一型态的第四掺杂区系接地。4.如申请专利范围第1项所述之静电放电保护电路,其中该第二型态之第二掺杂区系位于该第一型态之第一掺杂区以及该第二型态之第三掺杂区之间。5.如申请专利范围第4项所述之静电放电保护电路,其中部分的该第二型态的第二掺杂区系位于该第二型态的井区中,而另一部分的该第二型态的第二掺杂区系位于该第一型态的深井区中。6.如申请专利范围第4项所述之静电放电保护电路,更包括一第一型态之第五掺杂区,位于部分的该第二型态的井区以及部分的该第一型态的深井区中。7.如申请专利范围第6项所述之静电放电保护电路,其中该第一型态的第五掺杂区更包括电性连接至一控制电路,以控制该第一型态的第五掺杂区是否接地。8.如申请专利范围第1项所述之静电放电保护电路,其中当该输入垫接收到一静电电流时,该控制电路电源(Vcc)系为关闭之状态,而该第一型态的第一掺杂区、该第二型态的井区与该第一型态的深井区系构成一第一寄生双载子电晶体,而该第二型态的井区、该第一型态的深井区以及该第二型态的第三掺杂区系构成一第二寄生双载子电晶体,且该第一寄生双载子电晶体与该第二寄生双载子电晶体会构成一正授回路。9.如申请专利范围第1项所述之静电放电保护电路,其中该第一型态系为P型,该第二型态系为N型。10.一种静电放电保护电路,其系与一输入垫电性连接,该静电放电保护电路包括:一二极体,配置在一基底中,且该二极体系与该输入垫电性连接;一第一型态的深井区,位于该基底中;一第二型态的井区,位于该第一型态的深井区中;一第一型态的第一掺杂区,位于该第二型态的井区中,且其系与该输入垫电性连接;一电晶体,位于该基底上,其中该电晶体具有一闸极、一源极以及一汲极,该汲极系位于该第二型态的井区中且电性连接至一控制电路电源(Vcc),该源极系位于该第一型态的深井区中;以及一第一型态的第二掺杂区,位于该第一型深井区中。11.如申请专利范围第10项所述之静电放电保护电路,其中该二极体之一端系电性连接至该输入垫,另一端系接地。12.如申请专利范围第10项所述之静电放电保护电路,其中该电晶体之该闸极与该源极以及该第一型态的第二掺杂区系接地。13.如申请专利范围第10项所述之静电放电保护电路,其中该电晶体之该汲极有一部份是位于该第二型态之井区中,另一部分是位于该第一型态的深井区中。14.如申请专利范围第10项所述之静电放电保护电路,其中当该输入垫接收到一静电电流时,该控制电路电源(Vcc)系为关闭之状态,该第一型态的第一掺杂区、该第二型态的井区与该第一型态的深井区系构成一第一寄生双载子电晶体,而该第二型态的井区、该第一型态的深井区以及该电晶体之该汲极系构成一第二寄生双载子电晶体,且该第一寄生双载子电晶体与该第二寄生双载子电晶体会构成一正授回路。15.如申请专利范围第10项所述之静电放电保护电路,其中该第一型态系为P型,该第二型态系为N型。16.一种静电放电保护电路,其系与一输入垫电性连接,该静电放电保护电路包括:一二极体,配置在一基底中,且该二极体系与该输入垫电性连接;一第一型态的深井区,位于该基底中;一第二型态的井区,位于该第一型态的深井区中;一第一型态的第一掺杂区,位于该第二型态的井区中,且其系与该输入垫电性连接;一第二型态的第二掺杂区,位于该第二型态的井区中,且其系电性连接至一控制电路电源(Vcc);一电晶体,位于该基底上,其中该电晶体具有一闸极、一源极以及一汲极,该源极以及该汲极皆位于该第一型态的深井区中,且该汲极系电性连接至该控制电路电源(Vcc);以及一第一型态的第三掺杂区,位于该第一型深井区中。17.如申请专利范围第16项所述之静电放电保护电路,其中该二极体之一端系电性连接至该输入垫,另一端系接地。18.如申请专利范围第16项所述之静电放电保护电路,其中该电晶体之该闸极与该源极以及该第一型态的第三掺杂区系接地。19.如申请专利范围第16项所述之静电放电保护电路,其中该第二型态的第二掺杂区有一部份是位于该第二型态之井区中,另一部分是位于该第一型态的深井区中。20.如申请专利范围第16项所述之静电放电保护电路,其中当该输入垫接收到一静电电流时,该控制电路电源(Vcc)系为关闭之状态,该第一型态的第一掺杂区、该第二型态的井区与该第一型态的深井区系构成一第一寄生双载子电晶体,而该第二型态的井区、该第一型态的深井区以及该电晶体之该源极系构成一第二寄生双载子电晶体,且该第一寄生双载子电晶体与该第二寄生双载子电晶体会构成一正授回路。图式简单说明:图1A是依照本发明一较佳实施例之静电放电保护电路之剖面示意图。图1B是图1A之等效电路图。图2A是依照本发明另一较佳实施例之静电放电保护电路之剖面示意图。图2B是图2A之等效电路图。图3是依照本发明另一较佳实施例之静电放电保护电路之剖面示意图。图4是依照本发明又一较佳实施例之静电放电保护电路之剖面示意图。图5是图5中的控制电路的电路图。图6是依照本发明再一较佳实施例之静电放电保护电路之剖面示意图。图7是依照本发明再一较佳实施例之静电放电保护电路之剖面示意图。