用以静电放电防护之矽控整流器

摘要

本发明系提供一种用以静电放电防护之矽控整流器，其包含：一第一电极和一第二电极做为两极、一P型电晶体(PMOS)、一N型电晶体(NMOS)以及一矽控整流器(SiliconControlled Rectifier, SCR)结构；系藉由利用电源间的寄生矽控整流器(SCR)以达到全晶片静电放电防护电路设计(Whole-chip ESD protection design)；其系适用于积体电路产品、IC设计产业以及晶圆代工产业。

主权项

1.一种用以静电放电防护之矽控整流器,包含:一第一电极和一第二电极做为两极;一P型电晶体(PMOS);一N型电晶体(NMOS);以及一矽控整流器(SCR)结构,其中该P型电晶体(PMOS)系连接该第一电极与矽控整流器(SCR)结构,该N型电晶体(NMOS)系连接该第二电极与矽控整流器(SCR)结构藉此做为电路防护。2.如申请专利范围第1项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)以及一N型井(N-well)。3.如申请专利范围第1项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)以及一第二P型高掺杂区(P+)与一第二N型高掺杂区(N+)分别作为阳极与阴极。4.如申请专利范围第1项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)以及另一第三P型高掺杂区(P+)。5.如申请专利范围第1项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)以及另一第三N型高掺杂区(N+)。6.如申请专利范围第1项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)、一第三P型高掺杂区(P+)以及一第二P型高掺杂区(P+)与一第二N型高掺杂区(N+)分别作为阳极与阴极。7.如申请专利范围第1项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)、一第三N型高掺杂区(N+)以及一第二P型高掺杂区(P+)与一第二N型高掺杂区(N+)分别作为阳极与阴极。8.如申请专利范围第1项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)、至少一以上虚拟闸极(dummy gate)以及另一第三P型高掺杂区(P+)。9.如申请专利范围第1项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)、至少一以上虚拟闸极(dummy gate)以及另一第三N型高掺杂区(N+)。10.如申请专利范围第1项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)以及另一第四P型高掺杂区(P+)作为触发端。11.如申请专利范围第1项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)以及另一第四N型高掺杂区(N+)作为触发端。12.如申请专利范围第1项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)、一第四P型高掺杂区(P+)作为触发端以及一第二P型高掺杂区(P+)与一第二N型高掺杂区(N+)分别作为阳极与阴极。13.如申请专利范围第1项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)、一第四N型高掺杂区(N+)作为触发端以及一第二P型高掺杂区(P+)与一第二N型高掺杂区(N+)分别作为阳极与阴极。14.如申请专利范围第1项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)、至少一以上虚拟闸极(dummy gate)以及另一第四P型高掺杂区(P+)作为触发端。15.如申请专利范围第1项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)、至少一以上虚拟闸极(dummy gate)以及另一第四N型高掺杂区(N+)作为触发端。16.一种用以静电放电防护之矽控整流器,包含:一第一电极和一第二电极做为两极;一P型电晶体(PMOS);一N型电晶体(NMOS);一矽控整流器(SCR)结构;以及另一防护结构,其中该P型电晶体(PMOS)系连接该第一电极与该矽控整流器(SCR)结构,该N型电晶体(NMOS)系连接该第二电极与该另一防护结构藉此做为电路防护。17.如申请专利范围第16项所述之用以静电放电防护之矽控整流器,其中,该另一防护结构至少可包含一二极体结构或一矽控整流器(SCR)结构。18.如申请专利范围第16项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)以及一N型井(N-well)。19.如申请专利范围第16项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)以及一第二P型高掺杂区(P+)与一第二N型高掺杂区(N+)分别作为阳极与阴极。20.如申请专利范围第16项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)以及另一第三P型高掺杂区(P+)。21.如申请专利范围第16项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)以及另一第三N型高掺杂区(N+)。22.如申请专利范围第16项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)、一第三P型高掺杂区(P+)以及一第二P型高掺杂区(P+)与一第二N型高掺杂区(N+)分别作为阳极与阴极。23.如申请专利范围第16项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)、一第三N型高掺杂区(N+)以及一第二P型高掺杂区(P+)与一第二N型高掺杂区(N+)分别作为阳极与阴极。24.如申请专利范围第16项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)、至少一以上虚拟闸极(dummy gate)以及另一第三P型高掺杂区(P+)。25.如申请专利范围第16项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)、至少一以上虚拟闸极(dummy gate)以及另一第三N型高掺杂区(N+)。26.如申请专利范围第16项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)以及另一第四P型高掺杂区(P+)作为触发端。27.如申请专利范围第16项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)以及另一第四N型高掺杂区(N+)作为触发端。28.如申请专利范围第16项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)、一第四P型高掺杂区(P+)作为触发端以及一第二P型高掺杂区(P+)与一第二N型高掺杂区(N+)分别作为阳极与阴极。29.如申请专利范围第16项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)、一第四N型高掺杂区(N+)作为触发端以及一第二P型高掺杂区(P+)与一第二N型高掺杂区(N+)分别作为阳极与阴极。30.如申请专利范围第16项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)、至少一以上虚拟闸极(dummy gate)以及另一第四P型高掺杂区(P+)作为触发端。31.如申请专利范围第16项所述之用以静电放电防护之矽控整流器,其中,该矽控整流器(SCR)结构系可包含一第一P型高掺杂区(P+)、一第一N型高掺杂区(N+)、一P型井(P-well)、一N型井(N-well)、至少一以上虚拟闸极(dummy gate)以及另一第四N型高掺杂区(N+)作为触发端。图式简单说明:第1图,系本发明之结构示意图;第2图,系本发明之第一实施例示意图;第3图,系本发明之第二实施例示意图;第4图,系本发明之第三实施例示意图;第5图,系本发明之第四实施例示意图;第6图,系本发明之第五实施例示意图;第7图,系本发明之第六实施例示意图;第8图,系本发明之第七实施例示意图;第9图,系本发明之第八实施例示意图;第10图,系本发明之第九实施例示意图;第11图,系本发明之第十实施例示意图;第12图,系本发明之第十一实施例示意图;第13图,系本发明之第十二实施例示意图;第14图,系本发明之第十三实施例示意图;第15图,系本发明之第十四实施例示意图;第16图,系本发明之一电路实施例示意图;第17图,系本发明之二电路实施例示意图;第18图,系本发明之三电路实施例示意图;第19图,系本发明之四电路实施例示意图;第20图,系本发明之五电路实施例示意图;第21图,系本发明之六电路实施例示意图;第22图,系本发明之七电路实施例示意图;第23图,系本发明之八电路实施例示意图;第24图,系本发明之九电路实施例示意图;第25图,系本发明另一实施例之结构示意图;第26图,系本发明之十电路实施例示意图;第27图,系本发明之十一电路实施例示意图;第28图,系本发明之十二电路实施例示意图;第29图,系本发明之十三电路实施例示意图;第30图,系本发明之十四电路实施例示意图;第31图,系本发明之十五电路实施例示意图;第32图,系本发明之十六电路实施例示意图;第33图,系本发明之十七电路实施例示意图;第34图,系一习知应用于互补金属氧化物半导体(CMOS)积体电路(IC)静电放电防护电路设计示意图;第35(a)图,系一习知含有输入或输出的P型电晶体与N型电晶体之间的单保护圈结构的静电放电防护装置示意图;第35(b)图,系一习知含有输入或输出的P型电晶体与N型电晶体之间的双保护圈结构的静电放电防护装置示意图;