| 主权项 |
1.一种磁记忆体电路(magnetic memory circuit),包含:多个记忆元(memory cell);多条位元线(bit line),该等位元线被耦合至该等记忆元,以选择性地存取一个或多个该等记忆元;至少一位元线程式电路(programming circuit),该位元线程式电路系可配置为一电流源及一电流槽(currentsink)之至少一,该电流源供产生一程式电流(programming current),该程式电流供写录(writing)至少一记忆元的一逻辑状态,而该电流槽供送回(returning)该程式电流;一第一开关组,该第一开关组至少于该等记忆元的一读取(read)作业期间被去能(disabled),且该第一开关组的至少一部份于该等记忆元的一写录作业期间被选择性地致能(enabled),该第一开关组的每一个开关系被配置而选择性地耦合该至少一位元线程式电路至该等位元线中一相对应位元线,以回应一第一控制信号;至少一感应放大器;以及一第二开关组,该第二开关组至少于该等记忆元的一写录作业期间被去能,且该第二开关组的至少一部份于该等记忆元的一读取作业期间被选择性地致能,该第二开关组的每一个开关系被配置而选择性地耦合该至少一感应放大器至该等位元线中一相对应位元线,以回应一第二控制信号。2.如申请专利范围第1项之电路,其中该第一及第二开关组的每个开关包含一场效电晶体(FET)。3.如申请专利范围第2项之电路,其中该第二开关组的每个开关中的场效电晶体,系以至少四倍小于该第一开关组的每个开关中的场效电晶体的大小制作。4.一种磁记忆体电路,包含:多个记忆元;多条位元线及字线,该等位元线及字线被耦合至该等记忆元,以选择性地存取一个或多个该等记忆元;至少一程式电流源/槽,该程式电流源/槽系可配置系可配置为一电流源及一电流槽之至少一,该电流源供产生一程式电流,该程式电流供写录一个或多个记忆元的一逻辑状态,而该电流槽供送回该程式电流;多个第一开关,该等第一开关的每个开关包含被耦合至一相对应位元线之一第一端点、被耦合至该至少一程式电流源/槽之一第二端点,以及至少一控制输入,该至少一控制输入供接收一第一控制信号,该等第一开关的每个开关耦合该相对应位元线至该至少一程式电流源/槽,以回应该第一控制信号;至少一感应放大器;以及多个第二开关,该等第二开关的每个开关包含被耦合至该至少一感应放大器的一输入的一第一端点、被耦合至一相对应位元线的一第二端点,以及至少一控制输入,该至少一控制输入供接收一第二控制信号,该等第二开关的每个开关耦合该相对应位元线至该至少一感应放大器之输入,以回应该第二控制信号。5.如申请专利范围第4项之电路,其中:该第一控制信号包含一位址;以及该多个第一开关的至少一部份之每个开关,包含被耦合至该控制输入的解码电路(decode circuitry),该解码电路系可配置为供解码该位址,以及可选择性地耦合该相对应位元线至该至少一程式电流源/槽之输出,以回应至它的控制信号(in response thereto)。6.如申请专利范围第4项之电路,其中:该第二控制信号包含一位址;以及该多个第二开关的至少一部份之每个开关,包含被耦合至该控制输入的解码电路,该解码电路系可配置为供解码该位址,以及可选择性地耦合该相对应位元线至该至少一感应放大器之输入,以回应至它的控制信号。7.如申请专利范围第4项之电路,更包含一解码器(decoder),该解码器包括至少一输入以接收一位址,该解码器系可配置为供产生该第一及第二控制信号,以回应该位址。8.如申请专利范围第4项之电路,其中:该多个第一开关被安排成以一同一方向排列的多个子集,每一子集包含至少一开关;以及该至少一程式电流源/槽包含多个电流源/槽,每一该电流源/槽被耦合至一相对应子集,且被分配至一相对应资料输入(datum input),其中该多个电流源/槽的每个电流源/槽之一输出上的一负载电容被降低。9.如申请专利范围第8项之电路,更包含一解码器,该解码器包括至少一控制输入以及多个输出,该至少一控制输入供接收一第三控制信号,其中该多个电流源/槽的至少一部份,该等输出的每一被耦合至该等电流源中一相对应电流源的一控制输入,该解码器系可配置为供选择该等电流源之一,以回应该控制信号。10.如申请专利范围第8项之电路,其中该多个电流源/槽的每个电流源/槽实质上彼此匹配(matched)。11.如申请专利范围第8项之电路,其中该多个电流源/槽的至少一部份,被置于相对上极接近与之相对应的该等记忆元之位置。12.如申请专利范围第4项之电路,其中该多个记忆元的至少一部份的每一包含一磁性穿隧接面(magnetic tunnel junction,MTJ)装置。13.如申请专利范围第4项之电路,其中该多个第一开关及该多个第二开关的至少一部份之每个开关包含一场效电晶体。14.如申请专利范围第4项之电路,更包含:至少一第二感应放大器;以及一多工器,包括至少一控制输入、一输出,以及多个资料输入,该至少一控制输入供接收一第三控制信号,每一该资料输入被耦合至该等感应放大器中一相对应感应放大器的一输出,该多工器系可配置为供选择该等感应放大器的其中之一,以回应该第三控制信号。15.一种使用于一磁记忆体阵列的程式电路,该磁记忆体阵列包含多个记忆元以及多条程式线,该多条程式线被有效地耦合至该等记忆元以选择性地存取一个或多个记忆元,该程式电路包含:多个开关,该等开关之每个开关被耦合至该等程式线中一相对应程式线;多个电流源/槽,每一该等电流源/槽被耦合至以一同一方向排列的一个或多个开关的一子集,且每一该等电流源/槽系可配置为一电流源及一电流槽之至少一,该电流源供产生一程式电流,该程式电流供写录一个或多个记忆元的一逻辑状态,而该电流槽供送回该程式电流;以及一第一解码器,包括至少一控制输入以及多个输出,该至少一控制输入供接收一第一控制信号,每一该等输出被耦合至该等开关中一相对应开关,该第一解码器系可配置为供选择该等开关的其中之一以回应该第一控制信号;其中有关该多个开关的一整体负载电容被分配给该多个电流源/槽,藉此降低至少一该等电流源/槽上的一负载电容。16.如申请专利范围第15项之程式电路,更包含一第二解码器,该第二解码器包括至少一控制输入以及多个输出,该至少一控制输入供接收一第二控制信号,每一该输出被耦合至该等电流源/槽中一相对应电流源/槽,该第二解码器系可配置为供选择性地致能及去能一个或多个该等电流源/槽两者至少其中之一,以回应该第二控制信号。17.如申请专利范围第16项之程式电路,其中该第二控制信号包含该第一控制信号的至少一部份。18.如申请专利范围第15项之程式电路,其中该等电流源/槽的每个电流源/槽实质上彼此匹配。19.如申请专利范围第15项之程式电路,其中该多个开关实质上相等地被分配给该多个电流源/槽。20.如申请专利范围第15项之程式电路,更包含:至少一感应放大器;以及多个第二开关,该等第二开关的每个开关包含一第一端点、一第二端点及至少一控制输入,该第一端点被耦合至该至少一感应放大器的一输入,该第二端点被耦合至该些程式线中一相对应程式线,该至少一控制输入供接收一第二控制信号,该等第二开关的每个开关耦合该相对应程式线至该至少一感应放大器之输入,以回应该第二控制信号。21.如申请专利范围第20项之程式电路,其中:该第二控制信号包含一位址;以及该等第二开关的至少其中之一包含被耦合至该控制输入之解码电路,该解码电路系可配置为供解码该位址,以及可选择性地耦合该相对应程式线至该至少一感应放大器之输入,以回应至它的控制信号。22.一种积体电路,包含至少一磁记忆体电路,该积体电路包含:多个记忆元;多条位元线,该等位元线被耦合至该等记忆元以选择性地存取一个或多个该等记忆元;至少一位元线程式电路,该程式电路系可配置为一电流源及一电流槽之至少一,该电流源供产生一程式电流,该程式电流供写录至少一记忆元的一逻辑状态,而该电流槽供送回该程式电流;一第一开关组,该第一开关组至少于该等记忆元的一读取作业期间被去能,且该第一开关组的至少一部份于该等记忆元的一写录作业期间被选择性地致能,该第一开关组的每一开关系被配置而选择性地耦合该至少一位元线程式电路至该等位元线中一相对应位元线,以回应一第一控制信号;至少一感应放大器;以及一第二开关组,该第二开关组至少于该等记忆元的一写录作业期间被去能,且该第二开关组的至少一部份于该等记忆元的一读取作业期间被选择性地致能,该第二开关组的每一开关系被配置而选择性地耦合该至少一感应放大器至该等位元线中一相对应位元线,以回应一第二控制信号。23.如申请专利范围第22项之积体电路,其中:该第一开关组被安排成以一同一方向排列的多个子集,每一子集包含至少一开关;以及该至少一位元线程式电路包含多个电流源/槽,每一该电流源/槽被耦合至一相对应子集且被分配至一相对应资料输入,其中该多个电流源/槽的每个电流源/槽之一输出上的一负载电容被降低。24.如申请专利范围第22项之积体电路,其中该至少一磁记忆体电路更包含:至少一第二感应放大器;以及一多工器,包括至少一控制输入、一输出,以及多个资料输入,该至少一控制输入供接收一第三控制信号,每一该资料输入被耦合至该等感应放大器中一相对应感应放大器的一输出,该多工器系可配置为供选择该等感应放大器的其中之一,以回应该第三控制信号。25.一种积体电路,包含至少一程式电路而供使用于一磁记忆体阵列,该磁记忆体阵列包含多个记忆元以及多条程式线,该多条程式线被有效地耦合至该等记忆元以选择性地存取一个或多个该等记忆元,该程式电路包含:多个开关,每一该开关被耦合至该等程式线中一相对应程式线;多个电流源/槽,每一该电流源/槽被耦合至以一同一方向排列的一个或多个开关的一子集,且系可配置为一电流源及一电流槽之至少一,该电流源供产生一程式电流,该程式电流供写录一个或多个记忆元的一逻辑状态,而该电流槽供送回该程式电流;以及一第一解码器,包括至少一控制输入以及多个输出,该至少一控制输入供接收一第一控制信号,每一该等输出被耦合至该等开关中一相对应开关,该第一解码器系可配置为供选择该等开关的其中之一以回应该第一控制信号;其中有关该多个开关的一整体负载电容被分配给该多个电流源/槽,藉此降低至少一该等电流源/槽上的一负载电容。26.如申请专利范围第25项之积体电路,其中该至少一程式电路更包含:至少一感应放大器;以及多个第二开关,该等第二开关的每个开关包含一第一端点、一第二端点及至少一控制输入,该第一端点被耦合至该至少一感应放大器的一输入,该第二端点被耦合至该些程式线中一相对应程式线,该至少一控制输入供接收一第二控制信号,该等第二开关的每个开关耦合该相对应程式线至该至少一感应放大器之输入,以回应该第二控制信号。图式简单说明:图1是一描绘一个传统的磁性穿隧接面装置之示意图。图2a是一电路图,图示一传统的交叉点记忆体阵列之至少一部份。图2b是一电路图,图示一传统的1T1MTJ记忆元阵列之至少一部份。图3是一方块图,图示一示范性磁记忆体电路,此示范性磁记忆体电路供读取及/或写录记忆元,此电路系根据本发明的一面向而形成。图4是一描绘一说明性的程式电流路径之方块图。图5是一方块图,描绘一有关控制施加一程式电流至一磁记忆体阵列中的被选择记忆元的程式电路。图6是一方块图,图示一示范性改良型程式电路,此电路系根据本发明的一面向而形成。图7是一时序图,描绘一说明性的时序信号,供改善一磁记忆体电路之写录作业期间,此时序信号系根据本发明的一面向而产生。 |
