| 主权项 |
1.一种预编码波形发送机(PWT),其包含有:延迟线电路,用以接收时脉信号并提供多数个延迟时脉信号;发送机状态器,其耦接至该延迟线电路以接收资料讯号以及该时脉信号,并发送多数个预编码交错时间延迟输出资料;以及数位至类比转换器(DAC)机构,对应于该等预编码之多数个交错时间延迟资料以提供预定输出信号。2.如申请专利范围第1项之预编码波形发送机,其中该数位至类比转换器包含有4位元差动电流数位至类比转换器。3.如申请专利范围第1项之预编码波形发送机,其中该发送机状态器机构更包括有致动机构以致动该发送机状态器以及伸展该时脉信号的脉冲宽度。4.如申请专利范围第1项之预编码波形发送机,其中该延迟线电路更包含有用以接收时脉信号的延迟级,该延迟级包括有多数个延迟单元,该等延迟单元系耦接在一起以提供延迟之时脉信号;取样保持电路,其耦接至该延迟级用以取样该延迟之时脉信号以及该时脉信号以判定在其之间的相位差;以及重设限制电路,其耦接至该延迟级以及该取样保持电路,用以接收系统重设信号以及该时脉信号,并用以在该系统重设信号之转变边缘为时间的预定周期重设。5.如申请专利范围第2项之预编码波形发送机,其中该等多数个延迟单元之各单元包含有第一以及第二延迟电路。6.如申请专利范围第3项之预编码波形发送机,其中该等多数个延迟单元之各单元包含有零相位移延迟单元。7.如申请专利范围第4项之预编码波形发送机,其中该重设限制电路更包含有:重设机构,用以接收系统重设信号;预定时间周期设定机构,其耦接至该重设机构用以接收时脉信号以及该重设机构之输出信号;以及逻辑闸,其耦接至该重设机构以及该预定时间周期设定机构以提供重设信号,该信号系以小于该系统时间周期之预定时间周期为极限。8.如申请专利范围第4项之预编码波形发送机,其中该重设机构包含有第一触发器机构。9.如申请专利范围第4项之预编码波形发送机,其中该预定时间周期设定机构包含有:第二触发器机构,其耦接至该第一触发器机构;以及第二触发器机构,其耦接至该第二触发器机构以接收该时脉信号以及接收该第二触发器机构之输出。10.如申请专利范围第6项之预编码波形发送机,其中该逻辑闸包含有NAND闸。11.如申请专利范围第2项之预编码波形发送机,其中该重设限制电路更包含有:第一触发器机构,用以接收系统重设信号;第二触发器机构,耦接至该第一触发器机构以接收时脉信号以及该第一触发器机构之输出信号;第三触发器机构,耦接至该第二触发器机构以接收该时脉信号以及接收该第二触发器机构之输出;逻辑闸,耦接至该第一触发器机构以及该第三触发器机构以提供重设信号,该信号系以小于该系统重设时间周期的预定时间周期为极限。12.如申请专利范围第11项之预编码波形发送机,其中该第一触发器机构包含有重设触发器以及耦接至该重设触发器之输入的反相器。13.如申请专利范围第11项之预编码波形发送机,其中该第二以及第三触发器机构包含有D型触发器。14.如申请专利范围第11项之预编码波形发送机,其中该逻辑闸包含有NAND闸。15.一种预编码波形发送机(PWT),其包含有:延迟线电路,其用以接收时脉信号并提供多数个延迟之时脉信号,该延迟线电路更包含有用以接收时脉信号之延迟级,该延迟级包括有多数个延迟单元,该等延迟单元系耦接在一起以提供延迟之时脉信号;取样保持电路,其耦接至该延迟级以取样该延迟之时脉信号以及该时脉信以判定在其之间的相位差;重设限制电路,其耦接至该延迟级以及该取样保持电路以接收系统重设信号以及该时脉信号并为预定时间周期在该系统重设信号之转变边缘重设,该重设限制电路更包含有用以接收系统重设信号的第一触发器机构;第二触发器机构,其耦接至该第一触发器机构以接收时脉信号以及该第一触发器机构之输出信号;第三触发器机构,其耦接至该第二触发器机构以接收时脉信号并接收该第二触发器机构之输出;以及逻辑闸,其耦接至该第一触发器机构以及该第三触发器机构以提供以小于该系统重设时间周期之预定时间周期为极限的重设信号;发送机状态器机构,其耦接至该延迟线电路以接收资料信号以及时序信号,并发送多数个预编码交错时间延迟输出资料;以及数位至类比转换器(DAC)机构,其对应于该等预编码之多数个交错时间延迟资料以提供预定输出信号。16.如申请专利范围第15项之预编码波形发送机,其中该第一触发器机构包含有重设触发器以及耦接至该重设触发器之输入的反相器。17.如申请专利范围第15项之预编码波形发送机,其中该第二及第三触发器机构包含有D型触发器。18.如申请专利范围第15项之预编码波形发送机,其中该逻辑闸包含有NAND闸。19.一种预编码波形发送机(PWT),其包含有:延迟线电路,用以接收时脉信号并提供多数个延迟之时脉信号,该延迟线电路更包含有用以接收时脉信号之延迟级,该延迟级包括多数个延迟单元,该等延迟单元系耦接在一起以提供延迟之时脉信号,该多数个延迟单元之各单元包含有第一及第二延迟电路,且该多数个延迟单元之各单元包含有零相位移延迟单元;取样保持电路耦接至该延迟级以取样该延迟之时脉信号以及该时脉信号以判定在其之间的相位差;以及重设限制电路耦接至该延迟级以及该取样保持电路以接收系统重设信号以及该时脉信号以在该系统重设信号之转变边缘为预定时间周期重设,该重设限制电路更包含有重设机构以接收系统重设信号,预定时间周期设定机构耦接至该重设机构以接收时脉信号以该重设机构之输出信号,以及逻辑闸耦接至该重设机构以及该预定时间周期设定机构以提供以小于该系统重设时间周期的预定时间周期为极限的重设信号;发送机状态器机构,其耦接至该延迟线电路以接收资料信号以及该时序信号并发送多数个预编码交错时间延迟输出资料;以及数位至类比转换器(DAC)机构,其对应于该等预编码之多数个交错时间延迟资料以提供预定输出信号。20.如申请专利范围第19项之预编码波形发送机,其中该数位至类比转换器包含有4位元差动电流数位至类比转换器。21.如申请专利范围第19项之预编码波形发送机,其中该发送机状态器机构更包含有致动机构以致动该发送机状态器以及伸展该时脉信号的脉冲宽度。第1图系根据本发明之预编码波形发送机的方块图。第2图系根据本发明之延迟电路的方块图。第3图系根据本发明之电压控制延迟单元的方块图。第4图系根据本发明之晶片型重设单元的方块图。第5图显示根据本发明之各延迟线对输入参考时脉的输出波形。第6图显示第1图之预编码波形发送机其操作的时序图。第7图显示第1图之预编码波形发送机其输 |
