| 主权项 |
1. 一种在积体电路之制造中同时形成一3伏特与一5伏特电晶体两者之方法,包含以下之步骤:形成一牺牲性的氧化矽层于一半导体基质之表面上;植入离子,穿过该该牺牲性的氧化矽层,进入该半导体基质之带有设计图案之该3伏特电晶体区域内,其中该等离子降低该半导体基质之氧化率;移除该牺牲性的氧化矽层;生成一层闸氧化矽于该半导体基质之表面上,其中在该带有设计图案之3伏特电晶体区域内之该闸氧化矽之生成速率将会被减慢,同时,其中该闸氧化矽层在带有设计图案之该3伏特电晶体区域内之部分将会相对地较薄,且在带有设计图案之该5伏特电晶体区域内之部分将会相对地较厚;淀积一层聚矽覆盖于该闸氧化矽层上,同时赋与该聚矽层设计图案,以形成用于该3伏特与该5伏特电晶体之闸电极;以及完成该3伏特与5伏特电晶体之该制程,于该积体电路之制造中。2. 如申请专利范围第1项中之方法,其中该牺性性的氧化物具有一介于大约200至400埃之间之厚度。3. 如申请专利范围第1项中之方法,其中该等离子系为氮离子,系被以一介于大约1E14至3E14原子/平方公分(atoms/㎝@su2)之间之剂量、介于大约30至50千电子伏特(keV)之间之能量植入于该半导体基质中。4. 如申请专利范围第1项中之方法,其中在该带有设计图案之3伏特电晶体区域中之该闸氧化矽层具有一介于大约70至100埃之间之厚度,同时,其中在该带有设计图案之5伏特电晶体区域中之该闸氧化矽层具有一大约140埃之厚度。5. 一种在积体电路之制造中同时形成一3 伏特与一5伏特电晶体两者之方法,包含以下之步骤:形成一牺性性的氧化矽层于一半导体基质之表面上;植入离子,穿过该该牺牲性的氧化矽层,进入该半导体基质之带有设计图案之该5伏特电晶体区域内,其中该等离子增加该半导体基质之氧化率;移除该牺牲性的氧化矽层;生成一层闸氧化矽于该半导体基质之表面上,其中在该带有设计图案之5伏特电晶体区域内之该闸氧化矽之生成速率将会被加快,同时,其中该闸氧化矽层在该带有设计图案之5伏特电晶体区域内之部分将会相对地较厚,且在带有设计图案之该3伏特电晶体区域内之部分将会相对地较薄;淀积一层聚矽覆盖于该闸氧化矽层上,同时赋与该聚矽层设计图案,以形成用于该3伏特与该5伏特电晶体之闸电极;以及完成该3伏特与5伏特电晶体之该制程,于该积体电路之制造中。6. 如申请专利范围第5项中之方法,其中该牺性性的氧化物具有一介于大约200至400埃之间之厚度。7. 如申请专利范围第5项中之方法,其中该等离子系为氟离子,系被以一介于大约7.5E15至3E16原子/平方公分(atoms/㎝@su2)之间之剂量、介于大约25至45千电子伏特(KeV)之间之能量植入于该半导体基质中。8. 如申请专利范围第5项中之方法,其中在该带有设计图案之5伏特电晶体区域中之该闸氧化矽层具有一介于大约110至120埃之间之厚度,同时,其中在该带有设计图案之3伏特电晶体区域中之该闸氧化矽层具有一大约100埃之厚度。9. 一种在积体电路之制造中同时形成一3 伏特与一5伏特电晶体两者之方法,包含以下之步骤:形成一牺牲性的氧化矽层于一半导体基质之表面上;淀积一聚矽层覆盖于该闸氧化矽层上;将离子植入在该半导体基质之带有设计图案之该5伏特电晶体区域内之该聚矽层中;将该基质退火,其中该等离子将在该闸氧化矽层内之一厚度增加之闸氧化矽层于该带有设计图案之5伏特电晶体区域,其中该闸氧化矽层在该带有设计图案之5伏特电晶体区域内之部分将会相对地较厚,在该带有设计图案之3伏特电晶体区域内之部分将会相对地较厚;赋与该聚矽层设计图案,以形成用于该3伏特与该5伏特电晶体之闸电极;以及完成该3伏特与5伏特电晶体之该制程,于该积体电路之制造中。10. 如申请专利范围第9项中之方法,其中该闸氧化矽层具有一大约100埃之厚度。11. 如申请专利范围第9项中之方法,其中该等离子系为氟离子,系被以一介于大约7.5E15至3E16原子/平方公分(atoms/㎝@su2)之间之剂量、介于大约70至110千电子伏特(KeV)之间之能量植入于该半导体基质中。12. 如申请专利范围第9项中之方法,其中该基质系被退火,在一介于大约摄氏900至950度之间之温度,持续一段介于大约30至60分钟之间之时间。13. 如申请专利范围第9项中之方法,其中在该带有设计图案之5伏特电晶体区域中之该闸氧化矽层具有一介于大约110至120埃之间之厚度,同时,其中在该带有设计图案之3伏特电晶体区域中之该闸氧化矽层具有一大约100埃之厚度。图示简单说明:图一与图二系以断面图示意地显示本发明之一较佳实施例。图三系以图形来显示氮离子植入对于闸氧化物层厚度之影响。图四与图五系以断面图示意地显示本发明之一第二较佳实施例。图六与图七系以断面图示意地显示本发明之一第三较佳实施例。 |
