| 主权项 |
1. 一种可规划的逻辑闩锁电路,用以驱动一周边电路,包括有:一第一输出导线及一第二输出导线;一所具第一接头系与电源供给电压接头耦合及所具第二接头系耦合至该第一输出导线之第一保险丝;一NMOS电晶体,此电晶体具有与该第一输出导线耦合之第一接头、一耦合至接地之第二接头、及一耦合至该第二输出导线之闸极;一所具之第一接头耦合至该第二输出导线及一耦合至接地之第二接头的第二保险丝;及一PMOS电晶体,此电晶体具有与该电源供给电压接头耦合之第一接头,一耦合至该第二输出导线之第二接头、及一耦合至该第一输出导线之闸极;其中该第一输出导线可仅经过该NMOS电晶体或经过该周边电路而耦合接地,且该第二输出导线可仅经过该PMOS电晶体或经过该周边电路而耦合至该电源供给电压接头。2. 如申请专利范围第1项之逻辑闩锁电路,其中该第一及第二保险丝含有能为雷射脉波所断路之多晶硅保险丝。图示简单说明:第1图为可规划逻辑闩锁规划前,依据本发明之该闩锁之电路图;第2图为可规划逻辑闩锁已经规划好(保险丝已经断开)后,依据本发明之该闩锁的电路图;第3图为依据本发明用于调整电路之延迟时间用的可规划逻辑闩锁之方块图;第4图为依据本发明用于改变时钟信号之逻辑用之可规划 |
