| 主权项 |
1.一种记忆体子系统,包含:第一记忆体库,其包含一记忆体细胞阵列,一列解码器以在该阵列中选出一列,一行解码器以在该阵列中选出至少一行;第二记忆体库,其包含一记忆体细胞阵列,一列解码器以在该阵列中选出一列,一行解码器以在该阵列中选出至少一行;及位址控制电路以引入第一组位址位元至该第一记忆体库的该列解码器以及至该第二记忆体库的该行解码器,与第二组的位址位元至该第一记忆体库的行解码器以及至第二记忆体库的列解码器。2.根据申请专利范围第1项的记忆体子系统,其中该位址控制电路包含一位址转译器。3.根据申请专利范围第2项的记忆体子系统,其中该位址转译器包含一转译预看缓冲器。4.根据申请专利范围第1项的记忆体子系统,其中该记忆体细胞阵列包含动态随机存取记忆体细胞的阵列。5.根据申请专利范围第1项的记忆体子系统,其中该记忆体细胞阵列包含静态随机存取记忆体细胞的阵列。6.一种记忆体装置,包含:复数个记忆体库,每一个均包含一记忆体细胞阵列,一列解码器以在该阵列中选出一列的细胞来对应于一列位址,及一行解码器以在选定列之间存取至少一个细胞来对应行位址;及位址控制电路可操作来:接收第一与第二组的位址位元;引入该第一组的位址位元到该第一选定之记忆体库的该列解码器,与第二组的位址位元到该第一记忆体库的该行解码器来存取该第一记忆体库的该阵列中的至少一选定细胞;及引入该第一组的位址位元到该第二选定之一记忆体库的行解码器,以及第二组的位址位元到该第二选定记忆体库的该列解码器来存取该第二记忆体库的该阵列中的至少一选定细胞。7.根据申请专利范围第6项的记忆体装置,其中该位址控制电路包含一位址转译器。8.根据申请专利范围第6项的记忆体装置,其中该位址控制电路包含:一位址转译器以接收并送出该第一与第二组位址位元;一列位址缓冲器以作为该位址转译器与每个该记忆体库的该列解码器的介面;及一行位址缓冲器以作为该位址转译器与每个该记忆体库的该行解码器的介面。9.根据申请专利范围第6项的记忆体装置,其中该位址控制电路引入该组位址位元到该第一与第二记忆体库的该列与行解码器以完成对该第一与第二记忆体库的顺序存取。10.根据申请专利范围第9项的记忆体装置,其中该第一与第二记忆体库包含动态电路,而该第一记忆体库的该动态电路在存取该第二记忆体库的期间是关闭截止的。11.根据申请专利范围第6项的记忆体装置还包含输入/输出电路,该输入/输出电路输入该第一组位址位元以回应一列位址致能以及该第二组位址位元以回应一行位址致能。12.根据申请专利范围第6项的记忆体装置还包含输入/输出电路,该输入/输出电路允许藉由一外部装置来顺序性的存取该第一记忆体库的该至少一细胞以及该第二记忆体库的至少一细胞。13.根据申请专利范围第6项的记忆体装置还包含输入/输出电路,该输入/输出电路允许藉由一外部装置来平行的存取该第一记忆体库的该至少一细胞以及该第二记忆体库的至少一细胞。14.一种处理系统,其包含:一滙流排;一连结到该滙流排的处理器;一连结到该滙流排的核心逻辑;及一连结到该滙流排的记忆体并包含:可操作来经由该滙流排从该核心逻辑接收第一与第二组的位址位元的输入/输出电路;复数个记忆体细胞之列与行的阵列;及定址电路来选出第一选定之一该阵列中的一列以及从第二选定之一该阵列中选出至少一行以回应于第一组的位址位元,以及该第一阵列中的至少一行及该第二阵列中之一列以回应于第二组的位址位元。15.根据申请专利范围第14项的系统,其中该输入/输出电路可操作来栓锁住该第一组的位址位元以回应于接收自该核心逻辑的列位址致能,并栓锁住该第二组位址位元以回应于接收自该核心逻辑的行位址致能。16.根据申请专利范围第14项的系统,其中该第一组位址位元包含一由该核心逻辑产生的该第一记忆体库的列位址以及该第二组位址位元包含一由该核心逻辑产生的该第二记忆体库的行位址。17.根据申请专利范围第14项的系统,其中该定址电路包含:第一列解码器以选出该第一阵列中的一列;第二列解码器以选出该第二阵列中的一列;第一行解码器以选出该第一阵列中的至少一行;第二行解码器以选出该第二阵列中的至少一行;及一位址转译器可操作来传递该第一组的位址位元到该第一列解码器及该第二行解码器,以及第二组的位址位元到该第二列解码器与该第一行解码器。18.根据申请专利范围第14项的系统,其中该阵列包含动态随机存取记忆体细胞之阵列。19.根据申请专利范围第14项的系统,其中该处理器包含一中央处理单元。20.一种存取包含第一与第二记忆体库之记忆体子系统中资料的方法,每个记忆体库包含记忆体细胞之行及列的阵列以及结合的定址电路,此方法包含的步骤有:使用第一组的位址位元来定址第一记忆体库的阵列中之一列;使用第二组的位址位元来定址第一记忆体库的阵列中之一行;存取第一记忆体库阵列之选定列与选定行的交叉点上的记忆体细胞;使用第二组的位址位元来定址第二记忆体库的阵列中之一列;使用第一组的位址位元来定址第二记忆体库的阵列中之一行;存取第二记忆体库阵列之选定列与选定行的交叉点上的记忆体细胞。21.根据申请专利范围第20项的方法还包含在存取第一记忆体库阵列的记忆体细胞的该步骤之后使第一记忆体库的定址电路无法作用的步骤。22.根据申请专利范围第20项的方法,其中存取第一记忆体库阵列的记忆体细胞与存取第二记忆体库阵列的记忆体细胞的该步骤系依序执行的。图示简单说明:图一A与一B为实例的资讯处理系统的高层功能方块图,其中一或多个记忆体具体举例出本发明可能采用的原则;图二为保留根据本发明原则来定址的多记忆体库之记忆体子系统的功能方块图;图三是一时序图,说明由图二之多记忆体库记忆体系统所执行的实例(读取)的动作。 |
