| 主权项 |
1.一种唯读式记忆装置,包括:至少一片唯读记忆晶片,每片该唯读记忆晶片有既定数目的资料储存细胞,其系被划分为预定数目的资料区块中,该装置中每片唯读记忆晶片的资料区块,位于每片该唯读记忆晶片中相同位置;一定址电路,用以从该资料区块的储存细胞取得资料;一唯读记忆晶片的封装,其使该每片唯读记忆晶片中相同的资料区块,容易与该定址电路作并联式电性连接;及一电路,可以对从既定唯读记忆晶片的既定资料区块取得资料的线路作选择性失效处理。2.根据申请专利范围第1项之唯读式记忆装置,其中该定址电路是以序列方式定址每个该资料区块中的每个储存细胞。3.根据申请专利范围第1项之唯读式记忆装置,其中该定址电路是一种并列式定址器,可以同时从不同该资料区块的储存细胞中取得资料。4.根据申请专利范围第1项之唯读式记忆装置,其中该定址电路使用21位元的地址滙流排。5.根据申请专利范围第1项之唯读式记忆装置,其中该定址电路提供一种装置来测试该唯读记忆晶片的储存细胞。6.根据申请专利范围第5项之唯读式记忆装置,其中该测试装置结合了一种内装自我测试电路,此电路使用周期性冗余记数器的检查方法。7.根据申请专利范围第6项之唯读式记忆装置,其中该周期性冗余记数器的检查,以既定的顺序在每片该唯读记忆晶片中的每个资料区块中进行。8.根据申请专利范围第6项之唯读式记忆装置,其中该周期性冗余记数器的检查,在既定该唯读记忆晶片的资料区块中并列进行。9.根据申请专利范围第1项之唯读式记忆装置,进一步包含一种内装自我测试电路,以提供快速的测试装置来测试该唯读记忆晶片的资料区块。10.根据申请专利范围第9项之唯读式记忆装置,其中该内装自我测试电路有电路断路器,用来使该内装测试电路失效。11.根据申请专利范围第1项之唯读式记忆装置,其中用来选择性地使既定唯读记忆晶片的既定资料区块失效的装置,使用电路断路器使该定址电路与该既定资料区块之间断线。12.mbox根据申请专利范围第9项之唯读式记忆装置,其中该测试电路是数位式电路。13.根据申请专利范围第9项之唯读式记忆装置,其中该测试电路是类比式电路。14.根据申请专利范围第1项之唯读式记忆装置,其中该唯读记忆晶片具有64百万位元的记忆空间。15.根据申请专利范围第14项之唯读式记忆装置,其中该64百万位元之唯读记忆体划分成四个资料区块,每个该资料区块可容纳2百万位元组的资料。16.根据申请专利范围第14项之唯读式记忆装置,其中该64百万位元的唯读记忆体划分成为8个区块,每个该区块包含两百万个4位元的细胞组(nibbles)。17.根据申请专利范围第14项之唯读式记忆装置,其中该64百万位元的唯读记忆体划分成16个资料区块,每个该区块可容纳四百万位元的资料。18.根据申请专利范围第17项之唯读式记忆装置,其中该mbox16个资料区块进一步划分成既定数目的次资料区块。19.一种大型记忆装置,包括:至少一片唯读记忆晶片,每片该唯读记忆晶片具有既定数目的资料储存细胞,该储存细胞划分成既定数目的资料区块,每个该资料区块在该大型记忆元件的每片唯读记忆晶片中,皆有一个相同的孪生(twin)资料区块;一定址电路来从该资料区块的储存细胞中取得资料;一内装自我测试电路,用来测试每片该唯读式记忆晶片的每个资料区块是否有缺陷;一多晶片封装,包含该唯读记忆晶片,该封装便利于将每片唯读记忆晶片上的孪生资料区块,以并联方式电性连接到该定址电路及该内装自我测试电路;及一电路,用来对从每片该晶片的每个资料区块取得资料的线路,作选择性地失效处理。20.一种有既定记忆容量的唯读记忆晶片之封装方法,其步骤包含;a.将每片该唯读记忆晶片划分成既定数目的资料区块,并每片该晶片上的资料区块都位在每片该晶片上相同的位置,每片该晶片具有各自的输出驱动器和地址驱动器;b.对每片该晶片的每个资料区块作测试以判定是否有缺陷;c.在步骤b中发现有缺陷的资料区块,对其地址驱动器作失效的处理.以防止对存在其中的资料作进一步的取得;d.在该封装中放入既定数目的晶片,水提供既定的记忆容量,并该封装便利于将这些既定数目的晶片以并联方式电性连接到该定址电路;及e.这些既定数目晶片的区块,若在其他晶片中有与其重覆的区块,则对其作失效处理,以使在步骤a所订定的每个区块只受该封装中的一片晶片定址。21.根据申请专利范围第20项之方法,其该测试步骤b藉由数位式电路进行。22.根据申请专利范围第20项之方法,其该测试步骤b藉由类比式电路进行。23.根据申请专利范围第20项之方法,其以选择性方式将该晶片包覆于该封装中,以使该晶片的包覆方式能将步骤d完成的每个该封装其所包含的晶片数目减到最小。24.一种唯读式记忆晶片,包括:许多资料区块,每个该资料区块具有既定数目的储存细胞;从该资料区块取得资料的定址装置;及使该定址装置失效的失效装置。25.一种唯读式记忆晶片,包括:许多资料区块,每个该资料区块具有既定数目的储存细胞;一电性连接到该资料区块的定址装置;以提供从该储存细胞取得资料的装置;及一电性连接到该定址电路的失效电路,以提供对该定址电路作选择性失效处理的装置。图示简单说明:第一图显示一种唯读记忆晶片使用之架构的区块解说图。这是本发明范例实体所使用的架构。第二图显示内装自我测试(BIST)之定址电路的区块图,此电路包含在第一图所显示的实体中。第三图显示第一图实体所使用之区块失效电路的区块图;及第四图显示本发明的一个封装中,两片晶片的资料区块以并联方式相连接的情形。第五图显示第四图所示之两片唯读记忆晶片包覆于封装的外观描绘图。第六图显示时间轴压缩(compression)之电路的概要,此电路是用来作实时(real time)音原的测试。第七图显示时间轴压缩方法的解说图。第八图显示数位式时间轴压缩方法的区块图。 |
