| 主权项 |
1.一种晶片之测试方法,其中该晶片至少具有复数个输入/输出区块及对应之输入/输出接脚,该方法包括:依据具一相同电性之该些输入/输出区块,将对应之输入/输出接脚并联;经由该些输入/输出接脚来写入至少一测试资料于该输入/输出区块中;及经该输入/输出接脚读取至少一来自该输入/输出区块之资料,并以之与该测试资料比对是否相符。2.一种晶片之测试方法,其中该晶片至少具有复数个输入/输出区块及对应之输入/输出接脚,该方法包括:依据具相同布局排列(scramble)之该些输入/输出区块,将对应之输入/输出接脚并联;经由该些输入/输出接脚来写入至少一测试资料于该输入/输出区块中;及经该输入/输出接脚读取至少一来自该输入/输出区块之资料,并以之与该测试资料比对是否相符。3.一种晶片测试装置,包括:一晶片,至少具有复数个输入/输出区块及对应之输入/输出接脚,其中该些输入/输出区块具相同布局排列(scramble)者,其对应之输入/输出接脚并联;及一测试机台,用以经由该些输入/输出接脚来写入至少一测试资料于该输入/输出区块中,且经该些输入/输出接脚读取至少一来自该输入/输出区块之资料,并以之与该测试资料比对是否相符。4.如申请专利范围第3项所述之装置,其中该晶片为一记忆晶片。5.如申请专利范围第3项所述之装置,其中该晶片为一动态记忆晶片。6.如申请专利范围第5项所述之装置,其中,该晶片为一16M动态记忆晶片。7.如申请专利范围第5项所述之装置,其中,该动态记忆晶片具有16个输入/输出接脚。8.一种晶片测试装置,包括:一晶片,至少具有复数个输入/输出区块及对应之输入/输出接脚,其中该些输入/输出区块具相同电性者,其对应之输入/输出接脚并联;及一测试机台,用以经由该些输入/输出接脚来写入至少一测试资料于该输入/输出区块中,且经该些输入/输出接脚读取至少一来自该输入/输出区块之资料,并以之与该测试资料比对是否相符。9.如申请专利范围第8项所述之装置,其中,该测试机台具有至少一测试通道,用以耦接该输入/输出接脚。10.如申请专利范围第9项所述之装置,其中,该测试机台具有256个测试通道,用以耦接该输入/输出接脚。图式简单说明:第一图系显示习知之记忆晶片接脚测试装置方块图;第二图系显示本发明记忆阵列中,一I/O区块之较佳实施例的电路方块图;第三图A、第三图B系显示依据第二图之I/O区块中,其记忆胞结构及对应之读取资料步骤;第四图系显示本发明之记忆晶片测试装置方块图;第五图A系显示依据习知之16M记忆晶片未并联I/O接脚前之测试装置之可测试容量;及第五图B系显示依据本发明之16M记忆晶片并联I/O接脚后之测试装置之可测试容量。 |
