减少同步动态随机存取记忆体冗余评估传输延迟之电路

摘要

本发明揭露一种减少同步动态随机存取记忆体(Synchronous Dynamic Random Access Memory,SDRAM)冗余评估(redundancyevaluation)传输延迟之电路，一输入位址被解码成外部位址之后，此外部位址被导入一整体因子产生器，伴随一位址冲取脉冲而产生整体因子，此外部位址亦被导入一冗余检查电路开始冗余评估，所以此冗余评估可在外部位址一到达就执行。当外部位址到达，一行冲取脉冲及一系统时钟被引至整体因子产生器之外部计数器持续地计数，目前的计数值被视为一外部位址然后导入冗余检查电路输出已准备好的冗余评估，在冗余评估及整体行因子产生器产生一行同步脉冲之后来到一行冗余门闩，一讯号表示正常的或冗余记忆胞是否使用被送至一局部行因子产生器。最后，一正常的或一冗余位元线选择指标启动读／写操作，因此，因等待冗余评估发生而造成的传输延迟可被显着地减少。

主权项

1.一种减少同步动态随机存取记忆体(SynchronousDynamic Random Access Memory, SDRAM)冗余评估(redundancy evaluation)传输延迟之电路,其中该电路至少包含:整体因子产生装置,输入一外部位址用以产生一整体因子与一内部位址;冗余评估装置,输入该内部位址用以产生该冗余评估,该冗余评估于该外部位址到达后被输出;冗余状态缓冲装置,输入该冗余评估用以产生一路径评估,用以指出一冗余记忆胞是否被使用;及局部因子产生装置,输入该整体因子及该路径评估用以产生一局部因子以启动一记忆体存取操作。2.如申请专利范围第1项之电路,其中上述之冗余评估装置至少包含:复数个融丝组(Fuse set),输入该内部位址与一融丝预充信号(Fuse precharge signal),用以产生一融丝资讯,该融丝资讯系用以表示对应于该内部位址之该融丝组所储存之逻辑状态;复数个金氧半(Metal-Oxide-Semiconductor, MOS)电晶体,具有一闸极(Gate)、一源极(Source)、与一汲极(Drain),所有该MOS电晶体的该闸极输入该融丝资讯,所有该MOS电晶体的该源极相互耦合,所有该MOS电晶体的该汲极相互耦合;及冗余负载装置,与所有该MOS电晶体之该汲极相耦合,用以输出该冗余评估。3.如申请专利范围第2项之电路,其中上述之冗余评估装置包含复数个融丝组(Fuse set),每个该融丝组以连接或烧断之方式,用以分别表示一正常的记忆胞或一冗余记忆胞被存取。4.如申请专利范围第1项之电路,其中上述之整体因子产生装置包含一内部位址计数器用以产生该内部位址,用以启动上述之冗余评估装置输出上述之冗余检查评估。5.如申请专利范围第1项之电路,其中上述之冗余状态缓冲装置与上述之冗余状态缓冲装置相耦合,用以启动该冗余状态缓冲装置以输出该路径评估。6.如申请专利范围第1项之电路,其中上述之记忆体存取操作为一记忆体读的操作(Read-operation)或一记忆体写的操作(Write-operation)。7.如申请专利范围第1项之电路,其中上述之整体因子为一整体行因子(Global column factor)或一整体列因子(Global row factor)。8.如申请专利范围第1项之电路,其中上述之局部因子为一局部行因子(Local column factor)或一局部列因子(Local row factor)。9.一种减少同步动态随机存取记忆体(SynchronousDynamic Random Access Memory, SDRAM)冗余评估(redundancy evaluation)传输延迟之电路,其中该电路至少包含:位址缓冲装置,用以解码一输入位址以产生一外部位址;整体因子产生装置,输入该外部位址用以产生一整体因子与一内部位址,该整体因子产生装置包含一内部位址计数器用以产生该内部位址;冗余评估装置,输入该内部位址用以产生该冗余评估;冗余状态缓冲装置,输入该冗余评估及该内部位址用以产生一路径评估,用以指出一冗余记忆胞是否被使用,该冗余状态缓冲装置与该冗余评估装置相耦合,以于该内部位址到达后启动该冗余状态缓冲装置输出该路径评估;及局部因子产生装置,输入该整体因子及该路径评估用以产生一局部因子,以启动一记忆体存取操作。10.如申请专利范围第9项之电路,其中上述之冗余评估装置至少包含:复数个融丝组(Fuse set),输入该内部位址与一融丝预充信号(Fuse precharge signal),用以产生一融丝资讯,该融丝资讯系用以表示对应于该内部位址之该融丝组所储存之逻辑状态;复数个金氧半(Metal-Oxide-Semicon- ductor,MOS)电晶体,具有一闸极(Gate)、一源极(Source)、与一汲极(Drain),所有该MOS电晶体的该闸极输入该融丝资讯,所有该MOS电晶体的该源极相互耦合,所有该MOS电晶体的该汲极相互耦合;及冗余负载装置,与所有该MOS电晶体之该汲极相耦合,用以输出该冗余评估。11.如申请专利范围第10项之电路,其中上述之冗余评估装置包含复数个融丝组(Fuse set),每个该融丝组以连接或烧断之方式,用以分别表示一正常的记忆胞或一冗余记忆胞被存取。12.如申请专利范围第9项之电路,其中上述之记忆体存取操作为一记忆体读的操作(Read-operation)或一记忆体写的操作(Write-operation)。13.如申请专利范围第9项之电路,其中上述之整体因子为一整体行因子(Global column factor)或一整体列因子(Global row factor)。14.如申请专利范围第9项之电路,其中上述之局部因子为一局部行因子(Local column factor)或一局部列因子(Local row factor)。15.一种减少同步动态随机存取记忆体(SynchronousDynamic Random Access Memory,SDRAM)冗余评估(redundancy evaluation)传轮延迟之方法,其中该方法至少包含下列步骤:输入一外部位址;利用该外部位址产生一冗余评估;利用该外部位址产生一整体因子;利用一系统时钟产生一内部位址;输出该冗余评估当该内部位址到达时;利用该冗余评估产生一路径评估;及利用该整体因子及该路径评估产生一局部因子,以启动一记忆体之存取操作。16.如申请专利范围第15项之方法,其中上述之路径评估系用以指出一冗余记忆胞是否被利用。17.如申请专利范围第15项之方法,其中上述之记忆体存取操作为一记忆体读的操作(Read-operation)或一记忆体写的操作(Write-operation)。18.如申请专利范围第15项之方法,其中上述之整体因子为一整体行因子(Global column factor)或一整体列因子(Global row factor)。19.如申请专利范围第15项之方法,其中上述之局部因子为一局部行因子(Local column factor)或一局部列因子(Local row factor)。20.如申请专利范围第15项之方法,其中上述之冗余评估之执行,系藉由侦测被上述之外部位址所指出之融丝组(Fuse set)是连接的或是烧断的方式完成。图式简单说明:第一图描绘一方块图说明传统SDRAM电路之行冗余架构;第二图描绘一方块图说明本发明之行冗余架构;第三图A为一图形说明于第二图中行冗余检查器之详细电路图;第三图B描绘一图形说明第三图A中行冗余检查器之融丝组;第四图描述一图形说明第二图中行冗余状态门闩之详细电路图;第五图描绘一波形图说明第一图中当一外部位址到达后所启动SDRAM之读/写操作;及第六图展示一波形图描绘在本发明电路中,当一外部位址到达后所启动之读/写操作。