具有快速写入回复之记忆体装置及相关之写入回复方法

摘要

一种记忆体(10)，如电流感测之静态随机存取记忆体(SRAM)，可经由位元线负载与两种额外的装置，以达成快速写入回复。首先，共用资料线上之额外负载(252)亦致能，以加速写入回复程序。第二，多个栏位(200,202,204)在写入回复时，会耦接至共用资料线，以在写入周期中将写入的栏位利用储存在其他栏位的电力，以电力共用来部份预先充电。这两种装置可以最小之栏位间距获取快速写入回复，并避免若负载置于写入资料线所可能发生的问题。

主权项

1.一种记忆体装置(100),包括:多个记忆体单元(206,208),该多个记忆体单元之每一记忆体单元(206,208)耦接至字元线(WL)与位元线对(BL,BL);一位元线负载(210),耦接至位元线对,以将位元线对充电至预定电压,以回应第一控制信号;一读取资料线对(RDATA,RDATA),在记忆体装置之读取周期时,选择性地将位元线对耦接至输出电路(120);与一预先充电电路(252),耦接至读取资料线对,以回应第二控制信号,其中在存取耦接至位元线对之记忆体单元后,读取资料线对耦接至位元线对,以及第一与第二控制信号在大约相同时间发出,以重新充电位元线对至预定电压。2.如申请专利范围第1项之记忆体装置(100),其中预先充电电路(252)包括一均衡电路(258)。3.如申请专利范围第1项之记忆体装置(100),包括写入资料线对(WD,WD),可选择性地耦接至位元线对,其中写入资料线对可由位元线对中拆除以回应第一控制信号。4.如申请专利范围第1项之记忆体装置(100),其中预定数目之位元线对之可选择性地耦接至读取资料线对,而每一预定数目之位元线对在支援对耦接至存取记忆体单元之位元线对之预先充电之后耦接至读取资料线对。5.如申请专利范围第1项之记忆体装置(100),包括电流传导感测放大器(260),耦接至读取资料线对,以感测在读取资料线对之电流。6.如申请专利范围第5项之记忆体装置(100),包括资料线负载(253,255),耦接至读取资料线对,以提供读取资料线对之电流源。7.一种记忆体装置(100),包括:一具耦接至位元线对(BL,BL)之多个记忆体单元的记忆体单元阵列(112);多个位元线负载(118),每一位元线负载耦接至每个位元线对,以在存取一记忆体单元之后,预先充电位元线对至预定电压;与一资料线对(RDATA,RDATA),以选择性地耦接位元线对至输入/输出电路(120);其中,在存取多个记忆体单元之一后,位元线对耦接至资料线对,以支援预先充电位元线对之至预定电压。8.如申请专利范围第7项之记忆体装置(100),包括耦接至资料线对之预先充电电路(252),回应于第二控制信号,其中在存取耦接至位元线对之记忆体单元后,资料线对耦接至位元线对,且多个位元线负载与预先充电电路系用以重新充电位元线对至预定电压。9.一种在一具多个耦接至字元线(WL,WL)以及位元线对(BL,BL)之记忆体单元(206,208)之记忆体装置(100)中,对预定数目之位元线对中之位元线对之写入回复方法,每一位元线对具相应的位元线负载(210),其中预定数目之位元线对可选择性地耦接至读取资料线对(RDATA,RDATA),读取资料线对具有一耦接其上之预先充电与均衡电路(252),该方法包含下列之步骤:耦接读取资料线对至预定数目之位元线对中之位元线对;与致能预先充电与均衡电路(252),其中之位元线负载(210)与预先充电与均衡电路(252),大约在相同的时间效能,以回复位元线对与读取资料线对之电压至预定电压。10.如申请专利范围第9项之方法,其中耦接读取资料线对到位元线对之步骤,包括耦接读取资料线对至预定数目之位元线对。图式简单说明:第一图所示为本发明之记忆体之方块图。第二图所示为第一图之记忆体之方块图与电路图之结合示意图。第三图所示为第二图之记忆体操作之时序图。第四图所示为可用于第一图之电流感测电路之示意图。第五图所示为在资料感测程序中,应用至第四图之电流感测电路之信号时序图。